EDA课程设计实验电子秒表_通信电子-电子设计.pdf

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1、.Word 资料 目录 1.【摘要】.6 2.【实验目的】.6 3.【实验原理】.6 3.1 秒表功能.6 3.2 秒表设计结构.7 3.3 秒表设计思路.7 3.4 系统组成框图.7 4.【实验步骤与容】.8 4.1 六进制计数器.8 4.2 十进制计数器.8 4.3 蜂鸣器控制电路.9 4.4 Pins/引脚绑定.10 4.5 顶层文件设计.10 5.【实验箱操作效果】.11 6.【实验心得和体会】.13 7.【参考文献】.14 附录.14 .Word 资料 课程设计实验题目：电子秒表的设计 1.【摘要】电子秒表是生活家都很熟悉的事物，在 EDA 设计中也是一个不错的选题。设计首先需要考虑

2、秒表的整体构成，主要由分频器与计数器组成。通过计数器进位端相联系。设计好顶层原理图后，需要用 VHDL 语言对各个模块进行行为描述，完成对各模块的设计。这应该属于自定向下，模块化的设计方法。2.【实验目的】完成具有多计数功能的秒表，并可将结果逐一显示在 7 段数码管上，具体要求如下：（1）输入时钟 10khz，采用 Altera EP1T3C144C8 FPGA；（2）异步、同步复位，计时精度 1ms，最大计时 240 秒；（3）至少对 6 个目标计时，并可显示于 7 段数码管，秒表的显示围是 00:00:00-59:59:99；（4）可清零与复位；3.【实验原理】3.1 秒表功能 秒表的显示

3、围是 00:00:00-59:59:99，显示精度为 1ms，可控的启动功能（通过计数器的 cin 端口来控制计数器的启动，也即控制数字秒表的启动）及数字秒表清零功能（通过控制计数器清零端来实现，当清零端为高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数），清零时蜂鸣器报警。计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管

4、上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 3.2 秒表设计结构 秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选择器、显示译码器蜂鸣器等组成。此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒

5、表体现出来，也即，当使用者给出启动信号时数字秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的）。3.3 秒表设计思路 十进制计数器 clk 端接石英晶体振荡器,选择振荡频率为 1000HZ。则振荡一秒钟之后，十进制计数器进位输出端输出 100 个高电平信号，每个高电平信号表示1001s,也即 10ms。然后将 10ms 的信号接到下一个十进制计数器的 clk 端，则 10 个此信号之后，输出一个高电平信 号，也即每个高电平 信号表示10 10=100ms。依此类推，通过选择不同的计数器，在进位输出端可分别得到10ms、100ms、1s、10s 等进位信号。与此同

6、时，为了使计数器记录的数字在七段显示器上显示出来，计数器除了有进位输出端之外还应该有 BCD 码输出端，以便连接显示译码器。由于数字秒表有 6 块七段显示器，那么理应要有 6 块与之对应的显示译码器。但是在工程中，为了节约成本一般只用一块显示译码器，此译码器由控制器控制输入（输入信号为各个译码器的 BCD 码输出端），间接控制输出。也就是说数字秒表各个显示器不是一直在显示着，而是各个显示器交替显示，只是由于控制器扫描频率足够大，人眼分辨不出这种交替显示，误以为是一直显示着。计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子

7、秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 3.4 系统组成框图 系统组成框图如图 3.1 所示。4.【实验步骤与容】4.1 六进制计数器

8、 将 VHDL 文本文件在 Quartus 上编译仿真（为了仿真，需要将此 VHDL 文件设置为工程文件），仿真结果如下图所示。然后新建 block symbol file,接着选择菜单 file create/update create symbol files for current file 将 VHDL 文件转换成 symbol 文件，以便在顶层文件设计中调用。转换成功后要保存并命名（命名与 VHDL 文件命名规则相同，要与实体名保持一致）。六进制计数器symbol 文件如下图所示，clk 为时钟信号、clr 为清零端（clr 为高电平时计数器清零）、start 为使能信号（start

9、 为 1 时计数器正常计数，否则计数器不工作）、daout3.0BCD 码输出端口、cout 为进位输出端口。六进制计数器 VHDL 语言描述详见附件。cinrstclkcount3.0coutCNT6inst4 cnt6 波形仿真示意图如下 数字秒表 计时输入 石英晶体振荡器 计时电路 显示电路 分频电路 计数器 六进制计数器 扫描电路 七段译码十进制计数器 图 3.1 系统组成框图 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对

10、各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 4.2 十进制计数器 将 VHDL 文本文件在 Quartus 上编译仿真，仿真结果如图 2.4 所示。然后按照上述步骤将 VHDL 文件转换成 symbol 文件并保存。十进制计数

11、器 symbol文件如下图所示，端口功能描述参照六进制计数器。十进制计数器 VHDL 语言描述详见附件。cinrstclkcount3.0coutCNT10inst cnt10 波形仿真示意图如下 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码

12、管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 4.3 蜂鸣器控制电路 将此 VHDL 文本文件在 Quartus 上编译仿真，仿真结果如图 2.6（表示若接通clk，则当 I 为高电平且 clk 为上升沿时 q 输出高电平，也即蜂鸣器响一声，随后当下一个 clk 上升沿到来，由于此时 I 为零，q 输出低电平，也即蜂鸣器在计数达到一小时时报时一声）和下图（表示若接通 clk 端，则每一次 I 输入高电平，也即每当计数

13、器计到一小时那一刻 q 都对应一个高电平，即每当计数达到一小时，都会报时）所示。然后按照上述步骤将 VHDL 文件转换成 symbol 文件并保存。蜂鸣器控制电路 symbol 文件如图所示。蜂鸣器控制电路 VHDL 语言描述详见附件。clk beepaainst7 蜂鸣器仿真波形图如下 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段

14、数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 4.4 Pins/引脚绑定 4.5 顶层文件设计 为了建立顶层文件调用子程序模块，必须建立一个原理图编辑窗口。选择菜单 files new block diagram/schematic file,然后将其设置为新的工程，并将所有的子程序添加到此工程中，然后保存并命名为 Timer

15、。建立工程后，在新打开的原理图编辑窗口双击鼠标，添加各个子模块，然后将子模块按照 1.1 中的设计思路连接起来，得到数字秒表原理图文件，如下图所示。计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表

16、清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 5.【实验箱操作效果】把 Timer.sof 文件下载到 GW48/SOPC 实验箱 选择 usb-blaster（0），点击 start，开始下载，等待 Progress到达 100%；选择模式 5 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计

17、这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 键 1 为 Start/Stop 键 2 为 Res/复位 clk 与 clk2 时钟频率选择 clk 选择为 16.0hz，clk2 选择 1024hz 计数器蜂鸣器控制电路引脚绑定顶层文件设

18、计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 最终实验效

19、果如下图 6.【实验心得和体会】通过这次设计，首先把课堂上学习的硬件描述语言应用到了实际，巩固了已经学到的东西，并对它有了更深层次的理解。理论应用到实际总是能让人学到很多。其次，实际操作让我了解一个电子系统的实际开发过程，这就是学到了实际操作方面的东西。还有，这个设计过程让我体会到了模块化设计法的优势。最后，计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并

20、可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 在设计中遇到的各种问题让我产生很多思考，体会到依靠思考解决实际问题的乐趣。最后想说的是，这虽然是一个很简单的系统，但是在设计过程中也称得上困难重重，历经困惑。一个看上去挺简单的东西，要实现它却是另一回事，会有很多想不到的困难。那么看上去就很难的东西，实现起来就更

21、难于上青天了。但是人们却能把这样的东西做出来，比如计算机系统。这就是人类智慧和现代科技的伟力。7.【参考文献】1 王金明 数字系统设计与 VerilogHDL 电子工业 2011.1 2 马建国 FPGA 现代数字系统设计 清华大学 2010.7 3 王城 AlteraFPGA/CPLD 设计（基础篇）人民邮电 2005.11 4 洪伟 基于 QuartusII 的 FPGA/CPLD 设计电子工业 2006.8 5 杜慧敏 基于 Verilog 的 FPGA 设计基础 电子科技大学出版2006.2 附录 各个模块的 VHDL 文件 clkgen.VHD LIBRARY IEEE;USE IE

22、EE.STD_LOGIC_1164.ALL;ENTITY CLKGEN IS PORT(CLK:IN STD_LOGIC;计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零

23、端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 NEWCLK:OUT STD_LOGIC);END ENTITY CLKGEN;ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 10#119999#;BEGIN PROCESS(CLK)IS BEGIN IF CLK EVENT AND CLK=1THEN IF CNTER=10#119999#THEN CNTER=0;ELSE CNTER=CNTER+1;END IF;

24、END IF;end process;PROCESS(CNTER)IS BEGIN IF CNTER=10#119999#THEN NEWCLK=1;ELSE NEWCLK=0;END IF;END PROCESS;END ARCHITECTURE ART;Cnt10.vhd 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体

25、要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 IS PORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOW

26、NTO 0);COUT:OUT STD_LOGIC);END CNT10;ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1 THEN CQI:=(OTHERS=0);ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI 9 THEN CQI:=CQI+1;COUT 0);COUT=1;END IF;END IF;计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和

27、体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 END IF;CQ=CQI;END

28、PROCESS;END behav;Cnt6.vhd LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 IS PORT(CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC);END CNT6;ARCHITECTURE behav OF CNT6 IS BEGIN PROCESS(CLK,RST,EN)VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWN

29、TO 0);BEGIN 计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结

30、构秒表的物理结构比较简单它主要由十.Word 资料 IF RST=1 THEN CQI:=(OTHERS=0);ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF CQI 5 THEN CQI:=CQI+1;COUT 0);COUT=1;END IF;END IF;END IF;CQ=CQI;END PROCESS;END behav;Beep.vhd Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity aa is Port(clk:in std_

31、logic;beep:out std_logic);end aa;计数器蜂鸣器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则

32、秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十.Word 资料 Architecture m1 of aa is signal beep_r:std_logic;signal count:std_logic_vector(15 downto 0);begin beep=beep_r;process(clk)begin if clkevent and clk=1 then count=count+1;end if;end process;process(count(15)begin beep_r=not beep_r;end process;end m1;计数器蜂鸣

33、器控制电路引脚绑定顶层文件设计实验箱操作效果实验心得和体会参考文献附录资料课程设计实验题目电子秒表的设计摘要电子秒表是生活家都很熟悉的事物在设计中也是一个不错的选题设计首先需要考虑秒表的整体构 完成对各模块的设计这应该属于自定向下模块化的设计方法实验目的完成具有多计数功能的秒表并可将结果逐一显示在段数码管上具体要求如下输入时钟采用异步同步位计时精度最大计时秒至少对个目标计时并可显示于段数码管秒 计数器的启动也即控制数字秒表的启动及数字秒表清零功能通过控制计数器清零端来实现当清零端为高电平时计数器清零也即数字秒表清零否则秒表正常计数清零时蜂鸣器报警资料秒表设计结构秒表的物理结构比较简单它主要由十