2023年EDA选择题含答案.pdf

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1、一、选 择 题：（20分）1.大 规 模 可 编 程 器 件 重 要 有 FPGA、CPLD两 类，下 列 对 CPLD结 构 与 工 作 原 理 的 描 述 中，对 的 的 是：I）A.CPLD是 基 于 查 找 表 结 构 的 可 编 程 逻 辑 器 件 B.CPLD即 是 现 场 可 编 程 逻 辑 器 件 的 英 文 简 称 C.初 期 的 CPLD是 从 FPGA的 结 构 扩 展 而 来 D.在 Xilinx公 司 生 产 的 器 件 中，XC9500系 列 属 CPLD结 构 2.基 于 VHDL设 计 的 仿 真 涉 及 有 门 级 时 序 仿 真、行 为 仿 真、功 能 仿

2、真 和 前 端 功 能 仿 真 这 四 种，按 照 自 顶 向 下 的 设 计 流 程，其 先 后 顺 序 应 当 是：DA.B.C.D.（D3.IP核 在 EDA技 术 和 开 发 中 具 有 十 分 重 要 的 地 位，IP分 软 IP、固 IP、硬 IP；下 列 所 描 述 的 IP核 中，对 于 固 IP的 对 的 描 述 为：DA.提 供 用 VHDL等 硬 件 描 述 语 言 描 述 的 功 能 块，但 不 涉 及 实 现 该 功 能 块 的 具 体 电 路 B.提 供 设 计 的 最 总 产 品 一 一 模 型 库 C.以 可 执 行 文 献 的 形 式 提 交 用 户，完 毕

3、了 综 合 的 功 能 块 D.都 不 是 4.下 面 对 运 用 原 理 图 输 入 设 计 方 法 进 行 数 字 电 路 系 统 设 计，哪 一 种 说 法 是 对 的 的：_BA.原 理 图 输 入 设 计 方 法 直 观 便 捷，很 适 合 完 毕 较 大 规 模 的 电 路 系 统 设 计 B.原 理 图 输 入 设 计 方 法 一 般 是 一 种 自 底 向 上 的 设 计 方 法 C.原 理 图 输 入 设 计 方 法 无 法 对 电 路 进 行 功 能 描 述 D.原 理 图 输 入 设 计 方 法 不 适 合 进 行 层 次 化 设 计 5.在 VHDL语 言 中，下 列

4、对 进 程（PROCESS）语 句 的 语 句 结 构 及 语 法 规 则 的 描 述 中，不 对 的 的 是：DA.PROCESS为 一 无 限 循 环 语 句B.敏 感 信 号 发 生 更 新 时 启 动 进 程，执 行 完 毕 后，等 待 下 一 次 进 程 启 动 C.当 前 进 程 中 声 明 的 变 量 不 可 用 于 其 他 进 程 I).进 程 由 说 明 语 句 部 分、并 行 语 句 部 分 和 敏 感 信 号 参 数 表 三 部 分 组 成 6.对 于 信 号 和 变 量 的 说 法，哪 一 个 是 不 对 的 的：AA.信 号 用 于 作 为 进 程 中 局 部 数 据

5、 存 储 单 元 B.变 量 的 赋 值 是 立 即 完 毕 的 C.信 号 在 整 个 结 构 体 内 的 任 何 地 方 都 能 合 用 D.变 量 和 信 号 的 赋 值 符 号 不 同 样 7.下 列 状 态 机 的 状 态 编 码，方 式 有“输 出 速 度 快、难 以 有 效 控 制 非 法 状 态 出 现”这 个 特 点。AA.状 态 位 直 接 输 出 型 编 码 B.一 位 热 码 编 码 C.顺 序 编 码 D.格 雷 编 码 8.VHDL语 言 共 支 持 四 种 常 用 库，其 中 哪 种 库 是 用 户 的 VHDL设 计 现 行 工 作 库：DA.IEEE 库 B.

6、VITAL 库 C.STD 库 D.WORK工 作 库 9.下 列 4 个 VHDL标 记 符 中 对 的 的 是：dA.10#128ttB.16#E#E1C.74HC124D.X_1610.下 列 语 句 中，不 属 于 并 行 语 句 的 是：BA.进 程 语 句B.CASE语 句 C.元 件 例 化 语 句 D.WHENELSE语 句 写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义:1.ASIC 专 用 集 成 电 路 2.FPGA 现 场 可 编 程 门 阵 列 3.IP 知 识 产 权 核（软 件 包）4.JTAG 联 合 测 试 行 动 小 组 IIDL 硬 件 描 述

7、 语 言 1.基 于 EDA软 件 的 FPGA/CPLD设 计 流 程，以 下 流 程 中 哪 个 是 对 的 的：CA.原 理 图/HDL文 本 输 入 一 适 配 一 综 合 f 时 序 仿 真 一 编 程 下 载 一 功 能 仿 真 一 硬 件 测 试 B.原 理 图/HDL文 本 输 入 一 功 能 仿 真 一 综 合 一 时 序 仿 真 一 编 程 下 载 一 适 配 一 硬 件 测 试 C.原 理 图/HDL文 本 输 入 一 功 能 仿 真 一 综 合 一 适 配 一 时 序 仿 真 一 编 程 下 载 一 硬 件 测 试 D.原 理 图/HDL文 本 输 入 一 适 配 一

8、时 序 仿 真 一 编 程 下 载 一 功 能 仿 真 一 综 合 一 硬 件 测 试 2 综 合 是 EDA设 计 流 程 的 关 键 环 节，综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程；在 下 面 对 综 合 的 描 述 中，_A 是 错 误 的。A.综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程，并 且 该 过 程 与 器 件 硬 件 结 构 无 关 B.为 实 现 系 统 的 速 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为

9、综 合 约 束 C.综 合 可 以 理 解 为 将 软 件 描 述 与 给 定 的 硬 件 结 构 用 电 路 网 表 文 献 表 达 的 映 射 过 程，映 射 结 果 不 唯 一 I）.综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可 与 FPGA/CPLD的 基 本 结 构 相 映 射 的网 表 文 献 3.FPGA的 可 编 程 是 重 要 基 于 什 么 结 构：_ AA.查 找 表(LUT)B.ROM可 编 程 C.PAL可 编 程 D.与 或 阵 列 可 编 程 4.IP核 在 EDA技 术 和 开 发 中 具 有 十 分 重 要 的 地 位；提 供 用

10、 VHDL等 硬 件 描 述 语 言 描 述 的 功 能 块，但 不 涉 及 实 现 该 功 能 块 的 具 体 电 路 的 IP核 为：DA.胖 IP B,瘦 1PC.硬 IP D.都 不 是 5.串 行 化 设 计 是 一 种 优 化 方 式，下 列 哪 一 项 对 串 行 化 设 计 描 述 对 的：CA,面 积 优 化 方 法，同 时 有 速 度 优 化 效 果 B,速 度 优 化 方 法，不 会 有 面 积 优 化 效 果 C.面 积 优 化 方 法，不 会 有 速 度 优 化 效 果 D.速 度 优 化 方 法，也 许 会 有 面 积 优 化 效 果 6.在 YHDL语 言 中，下

11、 列 对 时 钟 边 沿 检 测 描 述 中，错 误 的 是：BA.if elkevent and elk=1 thenB.if elkstable and not elk=1 thenC.if rising_edge(elk)thenD.if not elkstable and elk=1 then7.状 态 机 编 码 方 式 中，哪 种 编 码 速 度 较 快 并 且 输 出 没 有 毛 刺？CA.一 位 热 码 编 码 B.格 雷 码 编 码 C.状 态 位 直 接 输 出 型 编 码 D.都 不 是 8.不 完 整 的 IF语 句，其 综 合 结 果 可 实 现：DA.三 态 控 制

12、 电 路 B.条 件 相 或 的 逻 辑 电 路 C.双 向 控 制 电 路 D.时 序 逻 辑 电 路 9.以 下 对 于 进 程 PROCESS的 说 法，对 的 的 是：CA.进 程 之 间 可 以 通 过 变 量 进 行 通 信B.进 程 内 部 由 一 组 并 行 语 句 来 描 述 进 程 功 能 C.进 程 语 句 自 身 是 并 行 语 句 D.一 个 进 程 可 以 同 时 描 述 多 个 时 钟 信 号 的 同 步 时 序 逻 辑 1 0.关 于 VHDL中 的 数 字，请 找 出 以 下 数 字 中 数 值 最 小 的 一 个：CA.2#U11_111O#B.8#276#

13、C.10#170#D.16#E#E1二 EDA名 词 解 释，写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义：（1 0分）1.SOPC:可 编 程 单 片 系 统 2.PCB：3.RTL：寄 存 器 传 输 级 4.LPM 参 数 可 设 立 模 块 库 5.CPLD6.FSM 有 限 状 态 机（Finite State M achine）JTAG指 的 是 什 么？大 体 有 什 么 用 途？10.下 列 是 ED A技 术 应 用 时 涉 及 的 环 节：A.原 理 图/H D L文 本 输 入；B.适 配；C.时 序 仿 真；D.编 程 下 载；E.硬 件 测 试；F.综

14、合 请 选 择 合 适 的 项 构 成 基 于 ED A软 件 的 FPG A/CPLD设 计 流 程：A _F f _B_ f C_ f D f _E11.P L D的 可 编 程 重 要 基 于 A.L U T结 构 或 者 B.乘 积 项 结 构：请 指 出 下 列 两 种 可 编 程 逻 辑 基 于 的 可 编 程 结 构：FPGA 基 于 AC P L D基 于 B12.在 状 态 机 的 具 体 实 现 时，往 往 需 要 针 对 具 体 的 器 件 类 型 来 选 择 合 适 的 状 态 机 编 码。对 于 A.FPGA B.C P L D 两 类 器 件：一 位 热 码 状 态

15、 机 编 码 方 式 适 合 于 A 器 件；顺 序 编 码 状 态 机 编 码 方 式 适 合 于 B 器 件；13.下 列 优 化 方 法 中 那 两 种 是 速 度 优 化 方 法：B _、_ D _A.资 源 共 享 B.流 水 线 C.串 行 化 D.关 键 途 径 优 化 14.综 合 是 ED A设 计 流 程 的 关 键 环 节，综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程；在 下 面 对 综 合 的 描 述 中，D 是 错 误 的。A.综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可

16、与 FPG A/C PLD的 基 本 结 构 相 映 射 的 网 表 文 献；B.为 实 现 系 统 的 速 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为 综 合 约 束；C.综 合 可 理 解 为，将 软 件 描 述 与 给 定 的 硬 件 结 构 用 电 路 网 表 文 献 表 达 的 映 射 过 程，并 且 这 种 映 射 关 系 不 是 唯 一 的。D.综 合 是 纯 软 件 的 转 换 过 程，与 器 件 硬 件 结 构 无 关；15.嵌 套 的 IF语 句，其 综 合 结 果 可 实 现 D。A.条 件 相 与 的 逻 辑 B.条 件 相 或 的 逻

17、辑 C.条 件 相 异 或 的 逻 辑 D.三 态 控 制 电 路 16.在 一 个 VHDL设 计 中 Idata是 一 个 信 号，数 据 类 型 为 std_logic_vector,试 指 出 下 面 那 个 赋 值 语 句 是 错 误 的。DA.id a ta=00001111”；B.id a ta=b”0000 1111”；C.id a ta=X AB”；D.id ata=B 21”；17.在 VHDL语 言 中，下 列 对 时 钟 边 沿 检 测 描 述 中，错 误 的 是 D。A.if elk event and elk=1 thenB.if falling edge（elk）

18、thenC.if elk event and elk=O thenD.if elk stable and not elk=1 then18.请 指 出 Altera Cyclone系 列 中 的 EP1C6Q240C8这 个 器 件 是 属 于 _ C.A.ROM B.CPLD C.FPGA D.GAL二、EDA名 词 解 释，（10分）写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义：5.ASIC 专 用 集 成 电 路 6.FPGA 现 场 可 编 程 门 阵 列 7.CPLD 复 杂 可 编 程 逻 辑 器 件 8.EDA 电 子 设 计 自 动 化 9.IP 知 识 产 权

19、核 10.SOC 单 芯 片 系 统 简 要 解 释 JTAG,指 出 JTAG的 用 途 JTAG,joint test action g r o u p,联 合 测 试 行 动 小 组 的 简 称，又 意 指 其 提 出 的 一 种 硬 件 测 试 标 准，常 用 于 器 件 测 试、编 程 下 载 和 配 置 等 操 作。19.下 列 是 ED A技 术 应 用 时 涉 及 的 环 节：A.原 理 图/H D L文 本 输 入；B.适 配；C.时 序 仿 真；D.编 程 下 载；E.硬 件 测 试；F.综 合 请 选 择 合 适 的 项 构 成 基 于 ED A软 件 的 FPG A/C

20、PLD设 计 流 程：A f f f f f E20.PL D的 可 编 程 重 要 基 于 A.L U T结 构 或 者 B.乘 积 项 结 构：请 指 出 下 列 两 种 可 编 程 逻 辑 基 于 的 可 编 程 结 构：F P G A基 于 _C P L D基 于 _21.在 状 态 机 的 具 体 实 现 时，往 往 需 要 针 对 具 体 的 器 件 类 型 来 选 择 合 适 的 状 态 机 编 码。对 于 A.FPGA B.C P L D 两 类 器 件：一 位 热 码 状 态 机 编 码 方 式 适 合 于 器 件；顺 序 编 码 状 态 机 编 码 方 式 适 合 于 器

21、件；22.下 列 优 化 方 法 中 那 两 种 是 速 度 优 化 方 法：、A.资 源 共 享 B.流 水 线 C.串 行 化 D.关 键 途 径 优 化 单 项 选 择 题：23.综 合 是 ED A设 计 流 程 的 关 键 环 节，综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程；在 下 面 对 综 合 的 描 述 中，是 错 误 的。A.综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可 与 FPG A/C PL D的 基 本 结 构 相 映 射 的 网 表 文 献；B.为 实 现 系 统 的 速

22、 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为 综 合 约 束；C.综 合 可 理 解 为，将 软 件 描 述 与 给 定 的 硬 件 结 构 用 电 路 网 表 文 献 表 达 的 映 射 过 程，并 且 这 种 映 射 关 系 不 是 唯 一 的。D.综 合 是 纯 软 件 的 转 换 过 程，与 器 件 硬 件 结 构 无 关；24.不 完 整 的 IF语 句，其 综 合 结 果 可 实 现 oA.时 序 电 路 B.双 向 控 制 电 路 C.条 件 相 或 的 逻 辑 电 路 D.三 态 控 制 电 路 25.在 一 个 VHDL设 计 中 Idala是

23、 一 个 信 号，数 据 类 型 为 std ogic_vector,试 指 出 下 面 那 个 赋 值 语 句 是 错 误 的。A.id ata=00001111”;B.id a ta=b0000 l l l”;C.idata=X AB；D.idata=16 01；26.在 VHDL语 言 中，下 列 对 时 钟 边 沿 检 测 描 述 中，错 误 的 是。A.if elkevent and elk=T thenB.if fal1ing_edge（elk）thenC.if elk event and elk=O thenD.if elk stable and not elk=1 then27

24、.请 指 出 Altera Cyclone系 列 中 的 EP1C6Q240C8这 个 器 件 是 属 于 A.FPGA B.CPLD C.CPU D.GAL三、EDA名 词 解 释，（1 0分）写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义：11.A S I C 专 用 集 成 电 路 12.F P G A 现 场 可 编 程 门 阵 列 13.LUT 查 找 表 14.EDA 电 子 设 计 自 动 化 15.IP 知 识 产 权 核 16.S O P C 片 上 可 编 程 系 统 简 要 解 释 J T A G,指 出 JTAG的 用 途 一、单 项 选 择 题：（2 0分

25、）28.下 列 那 个 流 程 是 对 的 的 基 于 ED A软 件 的 FPG A/C PLD设 计 流 程：BA.原 理 图/H D L文 本 输 入 一 适 配 一 综 合 一 功 能 仿 真 一 编 程 下 载 一 硬 件 测 试 B.原 理 图/H D L文 本 输 入 一 功 能 仿 真 一 综 合 一 适 配 一 编 程 下 载 一 硬 件 测 试 C.原 理 图/H D L文 本 输 入 一 功 能 仿 真 一 综 合 一 编 程 下 载-适 配 硬 件 测 试；D.原 理 图/H D L文 本 输 入 f 功 能 仿 真 f 适 配 一 编 程 下 载 一 综 合 一 硬

26、件 测 试 29.综 合 是 ED A设 计 流 程 的 关 键 环 节，综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程；在 下 面 对 综 合 的 描 述 中，是 错 误 的。CA.综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可 与 FPG A/C PLD的 基 本 结 构 相 映 射 的 网 表 文 献；B.为 实 现 系 统 的 速 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为 综 合 约 束；C.综 合 是 纯 软 件 的 转 换 过 程，与 器 件 硬 件 结 构

27、 无 关；D.综 合 可 理 解 为，将 软 件 描 述 与 给 定 的 硬 件 结 构 用 电 路 网 表 文 献 表 达 的 映 射 过 程，并 且 这 种 映 射 关 系 不 是 唯 一 的。30.CPLD的 可 编 程 是 重 要 基 于 什 么 结 构：。DA.查 找 表(L U T)；B.ROM可 编 程；C.PAL可 编 程;D.与 或 阵 列 可 编 程；1P核 在 ED A技 术 和 开 发 中 具 有 十 分 重 要 的 地 位，以 H D L方 式 提 供 的 IP被 称 为：。CA.硬 IP；B.固 IP；C.软 IP；D.都 不 是；31.流 水 线 设 计 是 一

28、种 优 化 方 式，下 列 哪 一 项 对 资 源 共 享 描 述 对 的 一 bA.面 积 优 化 方 法，不 会 有 速 度 优 化 效 果 B.速 度 优 化 方 法，不 会 有 面 积 优 化 效 果 C.面 积 优 化 方 法，也 许 会 有 速 度 优 化 效 果 D.速 度 优 化 方 法，也 许 会 有 面 积 优 化 效 果 32.在 VHDL语 言 中，下 列 对 时 钟 边 沿 检 测 描 述 中，错 误 的 是 o DA.if elk event and elk=1 thenB.if falling edge(elk)thenC.if elk event and elk

29、=O thenD.if elk stable and not elk=T then33.状 态 机 编 码 方 式 中，其 中 占 用 触 发 器 较 多，但 其 实 现 比 较 适 合 FPG A的 应 用 CA.状 态 位 直 接 输 出 型 编 码 B.顺 序 编 码 C.一 位 热 码 编 码 D.以 上 都 不 是 8.子 系 统 设 计 优 化，重 要 考 虑 提 高 资 源 运 用 率 减 少 功 耗（即 面 积 优 化），以 及 提 高 运 营 速 度（即 速 度 优 化）；指 出 下 列 那 种 方 法 是 速 度 优 化。AA.流 水 线 设 计 B.资 源 共 享 C.逻

30、 辑 优 化 D.串 行 化 34.不 完 整 的 IF语 句，其 综 合 结 果 可 实 现。AA.时 序 电 路 B.双 向 控 制 电 路 C.条 件 相 或 的 逻 辑 电 路 D.三 态 控 制 电 路 1 0.在 一 个 V H D L设 计 中 Idata是 一 个 信 号，数 据 类 型 为 std_logic_vector,试 指 出 下 面 那 个 赋 值 语 句 是 错 误 的。DA.id a ta=00001111”B.id a ta=b”0000 111”；C.id a ta=X AB”D.id a ta=16”01”；二、EDA名 词 解 释，写 出 下 列 缩 写

31、 的 中 文（或 者 英 文）含 义：（10分）17.SOC 单 芯 片 系 统 18.FPGA 现 场 可 编 程 门 阵 列 19.LUT 查 找 表20.EDA 电 子 设 计 自 动 化 21.Synthesis 综 合 35.I P 核 在 EDA技 术 和 开 发 中 具 有 十 分 重 要 的 地 位；提 供 用 VHDL等 硬 件 描 述 语 言 描 述 的 功 能 块，但 不 涉 及 实 现 该 功 能 块 的 具 体 电 路 的 I P核 为 o DA.瘦 IP B.固 IP C.胖 IP D.都 不 是 36.综 合 是 EDA设 计 流 程 的 关 键 环 节，在 下

32、面 对 综 合 的 描 述 中，是 错 误 的。Da）综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的 过 程；b）综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可 与 FPG A/CPLD的 基 本 结 构 相 映 射 的 网 表 文 献；c）为 实 现 系 统 的 速 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为 综 合 约 束；d）综 合 可 理 解 为 一 种 映 射 过 程，并 且 这 种 映 射 关 系 是 唯 一 的，即 综 合 结 果 是 唯 一 的。37.大 规 模

33、可 编 程 器 件 重 要 有 FPGA、C PL D两 类，下 列 对 FPGA结 构 与 工 作 原 理 的 描 述 中，对 的 的 是 C。a）FPG A全 称 为 复 杂 可 编 程 逻 辑 器 件；b）FPGA是 基 于 乘 积 项 结 构 的 可 编 程 逻 辑 器 件；c）基 于 SRAM的 FPGA器 件，在 每 次 上 电 后 必 须 进 行 一 次 配 置；d）在 A lte r a公 司 生 产 的 器 件 中，MAX7000系 列 属 FPGA结 构。38.进 程 中 的 信 号 赋 值 语 句，其 信 号 更 新 是 C。a）按 顺 序 完 毕；b）比 变 量 更 快

34、 完 毕；c）在 进 程 的 最 后 完 毕；都 不 对。39.VHDL语 言 是 一 种 结 构 化 设 计 语 言；一 个 设 计 实 体（电 路 模 块）涉 及 实 体 与 结 构 体两 部 分，结 构 体 描 述 o Ba）器 件 外 部 特 性；b）器 件 的 内 部 功 能；0 器 件 的 综 合 约 束；d）器 件 外 部 特 性 与 内 部 功 能。40.不 完 整 的 I F语 句，其 综 合 结 果 可 实 现-AA.时 序 逻 辑 电 路 B.组 合 逻 辑 电 路 C.双 向 电 路 D.三 态 控 制 电 路 41.子 系 统 设 计 优 化，重 要 考 虑 提 高

35、资 源 运 用 率 减 少 功 耗（即 面 积 优 化），以 及 提 高 运 营 速 度（即 速 度 优 化）；指 出 下 列 哪 些 方 法 是 面 积 优 化。B 流 水 线 设 计 资 源 共 享 逻 辑 优 化 串 行 化 寄 存 器 配 平 关 键 途 径 法 A.B.C.D.42.下 列 标 记 符 中，是 不 合 法 的 标 记 符。BA.StateO B.9moon C.Not_Ack_0 D.s ig n a il43.关 于 V H D L中 的 数 字，请 找 出 以 下 数 字 中 最 大 的 一 个：。Aa）b）8#276#c）10#170#d）16#E#E11 0.

36、下 列 E D A软 件 中，哪 一 个 不 具 有 逻 辑 综 合 功 能：o BA.Max+Plus IIB.ModeISimC.Quartus IISynplify二 EDA名 词 解 释，写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义：（14分）22.LPM 参 数 可 定 制 宏 模 块 库 23.RTL 寄 存 器 传 输 级 24.UART 串 口（通 用 异 步 收 发 器）25.ISP 在 系 统 编 程 26.IEEE 电 子 电 气 工 程 师 协 会 27.ASIC 专 用 集 成 电 路 28.LAB 逻 辑 阵 列 块 44.大 规 模 可 编 程 器

37、件 重 要 有 FPGA,CPLD两 类,下 列 对 CPLD结 构 与 工 作 原 理 的 描 述 中，对 的 的 是 Q）。A.CPLD是 基 于 查 找 表 结 构 的 可 编 程 逻 辑 器 件；B.CPLD即 是 现 场 可 编 程 逻 辑 器 件 的 英 文 简 称；C.初 期 的 CPLD是 从 GAL的 结 构 扩 展 而 来；D.在 Xilinx公 司 生 产 的 器 件 中,XC9500系 列 属 CPLD结 构;45.综 合 是 EDA设 计 流 程 的 关 键 环 节,综 合 就 是 把 抽 象 设 计 层 次 中 的 一 种 表 达 转 化 成 另 一 种 表 达 的

38、 过 程；在 下 面 对 综 合 的 描 述 中，A一 是 对 的 的。a）综 合 就 是 将 电 路 的 高 级 语 言 转 化 成 低 档 的，可 与 FPGA/CPLD的 基 本 结 构 相 映 射 的 网 表 文 献；b）综 合 是 纯 软 件 的 转 换 过 程，与 器 件 硬 件 结 构 无 关;c）为 实 现 系 统 的 速 度、面 积、性 能 的 规 定，需 要 对 综 合 加 以 约 束，称 为 强 制 综 合。d）综 合 可 理 解 为，将 软 件 描 述 与 给 定 的 硬 件 结 构 用 电 路 网 表 文 献 表 达 的 映 射 过 程，并 且 这 种 映 射 关 系

39、 是 唯 一 的：46.IP核 在 EDA技 术 和 开 发 中 具 有 十 分 重 要 的 地 位，IP分 软 IP、固 IP、硬 IP；下 列 所 描 述 的 IP核 中，对 于 硬 IP的 对 的 描 述 为 D。a）提 供 用 V11DL等 硬 件 描 述 语 言 描 述 的 功 能 块，但 不 涉 及 实 现 该 功 能 块 的 具 体 电 路；b）提 供 设 计 的 最 总 产 品 一 一 模 型 库；c）以 网 表 文 献 的 形 式 提 交 用 户，完 毕 了 综 合 的 功 能 块；d）都 不 是。47.基 于 EDA软 件 的 FPGA/CPLD设 计 流 程 为：原 理

40、图/HDL文 本 输 入 一-综 合 一 适 配 一-编 程 下 载 一 硬 件 测 试。D 功 能 仿 真 时 序 仿 真 逻 辑 综 合 配 置 引 脚 锁 定 A.B.C.D.48.下 面 对 运 用 原 理 图 输 入 设 计 方 法 进 行 数 字 电 路 系 统 设 计，那 一 种 说 法 是 不 对 的 的 一 C一。a）原 理 图 输 入 设 计 方 法 直 观 便 捷，但 不 适 合 完 毕 较 大 规 模 的 电 路 系 统 设 计；b）原 理 图 输 入 设 计 方 法 一 般 是 一 种 自 底 向 上 的 设 计 方 法；c）原 理 图 输 入 设 计 方 法 无 法

41、 对 电 路 进 行 功 能 描 述；d）原 理 图 输 入 设 计 方 法 也 可 进 行 层 次 化 设 计。49.在 VHDL语 言 中，下 列 对 进 程（PROCESS）语 句 的 语 句 结 构 及 语 法 规 则 的 描 述 中，不 对 的 的 是 _C。a）PROCESS为 一 无 限 循 环 语 句：敏 感 信 号 发 生 更 新 时 启 动 进 程，执 行 完 毕 后，等 待 下 一 次 进 程 启 动。b）敏 感 信 号 参 数 表 中，不 一 定 要 列 出 进 程 中 使 用 的 所 有 输 入 信 号:C）进 程 由 说 明 部 分、结 构 体 部 分、和 敏 感

42、信 号 三 部 分 组 成；d）当 前 进 程 中 声 明 的 变 量 不 可 用 于 其 他 进 程。50.嵌 套 使 用 IF语 句，其 综 合 结 果 可 实 现 A。a）带 优 先 级 且 条 件 相 与 的 逻 辑 电 路；b）条 件 相 或 的 逻 辑 电 路；c）三 态 控 制 电 路；d）双 向 控 制 电 路。51.电 子 系 统 设 计 优 化，重 要 考 虑 提 高 资 源 运 用 率 减 少 功 耗 一 一 即 面 积 优 化，以 及 提 高 运 营 速 度 一 一 即 速 度 优 化；指 出 下 列 那 种 方 法 不 属 于 速 度 优 化：B。A.流 水 线 设

43、计 B.串 行 化 C.关 键 途 径 法 D.寄 存 器 配 平 52.在 一 个 VHDL设 计 中 idata是 一 个 信 号，数 据 类 型 为 integer,数 据 范 围 0 to 127,下 面 哪 个 赋 值 语 句 是 对 的 的 _ C。a）idata:=32;b）idata=16#A0#;c）idata=16#7#E1;d）idata:=B#1010#;10.下 列 EDA软 件 中，哪 一 不 具 有 逻 辑 综 合 功 能：B。C.Max+Plus IID.ModelSimD.Quartus IISynplify、EDA名 词 解 释，写 出 下 列 缩 写 的 中 文（或 者 英 文）含 义：（14分）29.SOPC30.LUT31.JTAG32.GAL33.EAB34.IP35.HDL