2023年浙江理工大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(含答案).docx

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1、2023 年浙江理工大学计算机科学与技术专业计算机组成原理科目期末试卷A有答案一、选择题1、假设变址存放器R 的内容为 1000H，指令中的形式地址为 2023H：地址 1000H 中的内容为 2023H，地址 2023H 中的内容为 3000H，地址 3000H 中的内容为 4000H，则变址寻址方式下访问到的操作数是 。A.1000HB.2023HC.3000HD.4000H2、以下关于各种寻址方式猎取操作数快慢的说法中，正确的选项是 。I.马上寻址快于堆栈寻址 .堆栈寻址快于存放器寻址.存放器一次间接寻址快于变址寻址.变址寻址快于一次间接寻址A. I、IVB.、C.I、IVD.、3、假定

2、变量i、f、d 的数据类型分别为 int、float、doubleint 用补码表示，float 和double 用 IEEE754 标准中的单精度和双精度浮点数据格式表示， i=785，f- l.5678e3，d=1.5el00，假设在 32 位机器中执行以下关系表达式，则结果为真的是 。I.i=intfloati.f=floatintf I.f=floatdoublef.d+f-d=fA. 仅 I、B. 仅 I、 C.仅、 D.仅、4、假设有 7 位信息码 010101，则低位增设偶校验位后的代码和低位增设奇校验位后的代码分别为 。A.01101010 01101010B.01010100

3、1101011C.01101011 01101010D.01101011011010115、在浮点机中，推断原码规格化的形式的原则是 。A.尾数的符号位与第一数位不同B.尾数的第一数位为 1，数符任意C.尾数的符号位与第一位一样D.阶符与数符不同6、某机器字长 32 位，存储容量 64MB，假设按字编址，它的寻址范围是 。A.8MB.16MBC.16MD.8MB7、关于 LRU 算法，以下论述正确的选项是 。A.LRU 算法替换掉那些在 Cache 中驻留时间最长且未被引用的块B.LRU 算法替换掉那些在 Cache 中驻留时间最短且未被引用的块C.LRU 算法替换掉那些在 Cache 中驻留

4、时间最长且仍在引用的块D.LRU 算法替换掉那些在 Cache 中驻留时间最短且仍在引用的块8、程序 P 在机器M 上的执行时间是 20s，编译优化后，P 执行的指令数削减到原来的70%，而 CPl 增加到原来的 1.2 倍，则P 在M 上的执行时间是 。A.8.4sB.11.7sC.14sD.16.8s9、只有当程序要执行时，它才会去将源程序翻译成机器语言，而且一次只能读取、翻译并执行源程序中的一行语句，此程序称为 。A.目标程序 B.编译程序 C.解释程序 D.汇编程序10、以下关于同步总线的说法中，正确的有 。I.同步总线一般按最慢的部件来设置公共时钟II.同步总线一般不能很长III.

5、同步总线一般承受应答方式进展通信IV. 通常，CPU 内部总线、处理器总线等承受同步总线A. I，IIB. I，II，IVC.III，IVD.II，III，IV 11、以下关于总线仲裁方式的说法中，正确的有 。I. 独立恳求方式响应时间最快，是以增加处理器开销和增加把握线数为代价的II. 计数器定时查询方式下，有，根总线恳求BR线和一根设备地址线，假设每次计数都从0 开头，则设备号小的优先级高III. 链式查询方式对电路故障最敏感IV. 分布式仲裁把握规律分散在总线各部件中，不需要中心仲裁器A.III，IVB. I，III，IVC. I，II，IVD.II，III，IV12、微程序把握器的速度

6、比硬布线把握器慢，主要是由于 。A.增加了从磁盘存储器读取微指令的时间B.增加了从主存储器读取微指令的时间 C.增加了从指令存放器读取微指令的时间D.增加了从把握存储器读取微指令的时问13、以下关于超标量流水线特性的表达中，正确的选项是 。I. 能缩短流水线功能段的处理时间II. 能在一个时钟周期内同时放射多条指令III. 能结合动态调度技术提高指令执行并行性A.仅 IIB.仅 I、IIIC.仅 I、IID. I、II、III14、中断效劳程序的最终一条指令是 。A.转移指令B.出栈指令C.中断返回指令D.开中断指令15、计算机的外部设备指 A.输入/输出设备B.外存储器C.输入/输出设备和外

7、存储器D.以上均不正确二、填空题16、存储并按挨次执行，这是冯诺依曼型计算机的工作原理。17、目前的 CPU 包括、和 cache、18、为了解决多个同时竞争总线，必需具有部件。19、一位十进制数，用 BCD 码表示需要位二进制码，用 ASCII 码表示需要 位二进制码。20、移码表示法主要用于表示浮点数的码，以利于比较两个数的大小和进展操作。21、指令字长度有、三种形式。22、中断处理需要有中断。中断产生，中断等硬件支持。23、相联存储器是按访问的存储器，在 cache 中用来存放，在虚拟存储器中用来存放.24、数控机床是计算机在面的应用。方面的应用，邮局把信件自动分练是在计算机方25、一位

8、十进制数，用 BCD 码表示需位二进制码，用 ASCII 码表示需位二进制码。三、名词解释题26、全写法写直达法：27、把握存储器：28、指令流：29、绘图机：四、简答题30、写出浮点数补码规格化形式。当尾数消灭什么形式时需要规格化？如何规格化？31、什么是指令格式？计算机指令为什么要有确定的格式？32、简要说明程序中断接口中 IM、IR、EI、RD、BS 五个触发器的作用。33、在存放器一存放器型，存放器一存储器型和存储器一存储器型三类指令中，哪类指令的执行时间最长？哪类指令的执行时间最短？为什么？五、计算题34、设存储字长和指令字长均为24位，假设指令系统可完成108种操作，且具有直接、一

9、一次间接寻址、屡次间接寻址、变址、基址、相对和马上这7种寻址方式，则可在保证最大范围内直接寻址的前提下，指令字中操作码占几位？寻址特征位占几位？可直接寻址的范围是多少？一次间接寻址的范围是多少？屡次间接寻址的范围又是多少？35、设某机主存容量为16MB，Cache的容量为8KB，且按字节编址。每字块8个字，每字32位。设计一个4路组相联映射的Cache组织。1） 画出主存地址字段中各段的位数。2） 设Cache初态为空，CPU依次从主存0，1，2，99号单元中读出100个字主存一次读出一个字，并重复此次序10次，问命中率是多少？3） 假设Cache速度是主存速度的5倍，试问有Cache和无Ca

10、che相比，速度提高多少倍？4） 系统的效率是多少？36、假设对于上题中的计算机M和程序P的机器代码，M承受页式，虚拟存储治理： P开头执行时，R1=R2=0，R6=1000，其机器代码已调入主存但不 在Cache中：数组A未调入主存，且全部数组元素在同一页，并存储在磁盘同一个扇区。请答复以下问题并说明理由。1） P执行完毕时，R2的内容是多少？2） M的指令Cache和数据Cache分别。假设指令Cache共有16行，Cache和主存交换的块大小为32字节，则其数据区的容量是多少？假设仅考虑程序段P的执行，则指令Cache的命中率为多少？3） P在执行过程中，哪条指令的执行可能发生溢出特别？

11、哪条指令的执行可能产生缺页，特别？对于数组A的访问，需要读磁盘和TLB至少各多少次？六、综合题37、在信号处理和科学的应用中，转置矩阵的行和列是一个很重要的问题。从局部性的角度来看，它也很好玩，由于它的引用模式既是以行为主的，也是以列为主的，例如，考虑下面的转置函数：1. Tped ef int array a22； 2.3 .void transposelarray dst，array src4.5.int i，j； 6.fori=0；i2；1+7.forj=0；j2；j+8.dstj i=srci j； 9.10.11. 假设在一台具有如下属性的机器上运行这段代码：sizeofint=4。

12、src数组从地址0开头，dst数组从地址16开头十进制。只有一个L1数据高速缓存，它是直接映射的、直写、写安排，块大小为8个字节。这个高速缓存总的大小为16个数据字节，一开头是空的。对src和dst数组的访问分别是读和写不命中的唯一来源。问题如下：1） 对每个row和col，指明对srcrowcol和dstfrowcol的访问是命中h还是不命中m，例如，读src00会不命中，写dst00也不命中，并将结果填至以下表格中。2） 对于一个大小为32数据字节的高速缓存，指明src和dst的访问命中状况，并将结果填至以下表格中。38、某计算机承受 16 位定长指令字格式，其 CPU 中有一个标志存放器

13、，其中包含进位/借位标志 CF、零标志 ZF 和符号标志 NF。假定为该机设计了条件转移指令，其格式如以下图。其中，00000为操作码OP；C、Z和N分别为CF、ZF和NF的对应检测位，某检测位为l时表示需检测对应标志，需检测的标志位中只要有一个为1就转移，否则不转移，例如，假设C=l，Z=0，N=1，则需检测CF和NF的值，当CF=l或NF=1时发生转移；OFFSET是相对偏移量，用补码表示。转移执行时，转移目标地址为PC+2+2OFFSET；挨次执行时，下条指令地址为PC+2。请答复以下问题。1） 该计算机存储器按字节编址还是按字编址？该条件转移指令向后反向最多可跳转多少条指令？2） 某条

14、件转移指令的地址为 200CH，指令内容如以下图，假设该指令执行时 CF=0， ZF=0，NF=1，则该指令执行后PC的值是多少？假设该指令执行时CF=1，ZF=0， NF=0，则该指令执行后PC的值又是多少？请给出计算过程。3） 实现“无符号数比较小于等于时转移”功能的指令中，C、Z和N应各是什么？4） 以以下图是该指令对应的数据通路示意图，要求给出图中部件的名称或功能说明39、假设指令流水线分取指FI、译码ID、执行EX、回写WR4个过程段，共有10条指令连续输入此流水线。1） 画出指令周期流程。2） 画出非流水线时空图。3） 画出流水线时空图。4） 假设时钟周期为100ns，求流水线的实

15、际吞吐率。5） 求该流水处理器的加速比。参考答案一、选择题1、D2、C3、B4、B5、B6、C7、A8、D9、C10、B11、B12、D、13、C14、C15、C二、填空题16、程序 地址17、把握器 运算器18、主设备 把握权 总线仲裁19、4720、阶码 指 对阶21、单字长 半字长 双字长22、优先级仲裁 向量 把握规律23、内容 行地址表 段表、页表和快表24、自动把握 人工智能25、47三、名词解释题26、全写法写直达法：cache 命中时的一种更策略，写操作时将数据既写入cache 又写入主存，但块更时不需要将调出的块写回主存。27、把握存储器：微程序型把握器中存储微指令的存储器，

16、通常是 ROM。28、指令流：在计算机的存储器与 CPU 之间形成的不断传递的指令序列。从存储器流向把握器。29、绘图机：计算机图形输出设备，主要用于工程图纸的输出。四、简答题30、解析：设浮点数尾数承受双符号位，当尾数呈现00.1或者11.0时，即为补码规格化形式。当尾数消灭01.或10.x时，需要右规一次，即尾数右移一位，阶码加1。当尾数消灭00.0或11.1xx时，需要左规N次N不定，尾数每左移一位，阶码减1，直到尾数呈现规格化形式为止。31、答：对计算机指令的编码的格式称为指令格式；以便计算机能区分指令和数据；32、答：它们的作用是：中断屏蔽触发器 IM：CPU 是否受理中断或批准中断

17、的标志。IM 标志为“0”时，CPU 可受理外界中断恳求。中断恳求触发器IR：暂存中断恳求线上由设备发出的中断恳求信号。IR 标志为“1” 时表示设备发出了中断恳求。允许中断触发器EI：用程序指令来置位，把握是否允许某设备发出中断恳求。EI 为“1”时，某设备可以向 CPU 发出中断恳求。预备就绪的标志RD：一旦设备做好一次数据的承受或发送，便发出一个设备动作完毕信号，使 RD 标志为“1”。工作触发器：BS：设备“忙”的标志，表示设备正在工作。33、答：存放器-存放器型执行速度最快，存储器-存储器型执行速度最慢。由于前者操作数在存放器中，后者操作数在存储器中，而访问一次存储器所需的时间一般比

18、访问一次存放器所需时间长。五、计算题34、解析：1） 由于此指令系统可完成 108种操作，因此指令字中的操作码占 7位27=128。2） 由于指令系统中有7种寻址方式，因此寻址特征位占3位。3） 由于地址码的位数为24-7-3=14位，因此直接寻址的范围为214。4） 由于存储字长为24位，因此一次间接寻址的范围为224。5） 由于屡次间接寻址需要使用一位来标志是否间接寻址完毕，因此只有23位用做寻址，寻址范围为223。35、解析：1） 主存地址字段如以下图。2） 由于Cache初态为空，因此CPU读0号单元时不命中，必需访存，同时将该字所在的主存块调入Cache调入内存确定是一整块调入，而一

19、块包括8个单 元，接着CPU读17号单元均命中。同理，CPU读8，16，96号单元均不命中。可见，CPU在连续读100个字中共有13次未命中，而后9次循环读100个字全部命中，命中率为100 10 13 100% = 98.7%100 103） 设主存存储周期为5t，Cache的存储周期为t，没有Cache的访问时间是5tl000，有Cache存储周期为t1000-13+5t13，则有Cache和无Cache相比，速度提高的倍数为4） 系统的效率为5𝑡 1000 1 = 3.75𝑡(1000 13) + 5𝑡 13𝑡 100% =

20、 95% 0.987𝑡 + (1 0.987) 5𝑡36、解答：该题继承了上题中的相关信息，统考中首次引入此种设置，具体考察到程序的运行结果、Cache的大小和命中率的计算以及磁盘和TLB的相关计算，是一题比较综合的题型。1） R2里装的是i的值，循环条件是iN1000，即当i自增到不满足这个条件时跳出循环，程序完毕，所以此时i的值为1000。2） Cache共有16行，每块32B，所以Cache数据区的容量为16x32B=512B。P共有6条指令，占24B，小于主存块大小32B，其起始地址为08048100H，对应一块的开头位置，由此可知全部指令都在一个主存块

21、内。读取第一条指令时会发生Cache缺失，故将P所在的主存块调入Cache某一行，以后每次读取指令时，都能在指令Cache中命中。因此在1000次循环中，只会发生1次指令访问缺失，所以指令Cache的命中率为：10006-1/10006=99.98%。3） 指令4为加法指令，即对应sum+=Ai，当数组A中元素的值过大时，则会导致这条加法指令发生溢出特别：而指令2、5虽然都是加法指令，但它们分别为数组地址的计算指令和存储变量i的存放器进展自增的指令，而i最大到达1000，所以它们都不会产生溢出特别。只有访存指令可能产生缺页特别，即指令3可能产生缺页特别。由于数组A在磁盘的一页上，而一开头数组并

22、不在主存中，第一次访问数组时会导致访盘，把A调入内存，而以后数组A的元素都在内存中，则不会导致访盘，所以该程序，共访盘一次。每访问一次内存数据就会查 TLB一次，共访问数组 1000次， 所以此时又访问TLB1000次，还要考虑到第一次访问数组A，即访问A0时，会多 访问一次TLB第一次访问A0会先查一次TLB，然后产生缺页，处理完缺页中断后，会重访问A0.此时又查TLB，所以访问TLB的次数一共是1001次。六、综合题37、解析：1） 解决这个问题的关键是想象出如以下图的关系图。留意：每个高速缓存行只包含数组的一个行，高速缓存正好只够保存一个数组，而且对王全部 isrc和dst的行i都映射到

23、同一个高速缓存行 0%2=0，1%2=1， 2%2=0，3%2=1。由于高速缓存不够太，缺乏以容纳这两个数组，所以对一个数组的引用总是驱除出另一个数组的有用的行。具体过程如下：dstj i=srci j语包先访问 srcii再将其存储到 dstj i说明如下：访问src00，不命中，将src0调入高速缓存的Line0。访问dst00，不命中，将dst0调入高速缓存的Line0，换出src0。访问src01，不命中，将src0调入高速缓存的Line0，换出dst0。2） 当高速缓存为 32B 时，它足够大，能容纳这两个数组。因此全部不命中都是开头时的不命中。关系如以下图。38、解析：l由于指令字

24、长为16位，且下条指令地址为PC+2，故编址单位是字节。偏移OFFSET为8位补码，范围为-128127，将-128代入转移目标地址计算公式，可以得到PC+254=PC+1272，故该条件转移指令向后反向 最多可跳转127条指令。2） 指令中C=0，Z=1，N=1，故应依据ZF和NF的值来推断是否转移。当CF=0，ZF=0，NF=1时，需转移。指令中偏移量为11100011B=E3H，符号扩展后为FFE3H，左移一位乘2后为FFC6H，故PC的值即转移目标地址为200CH+2+FFC6H=1FD4H。当CF=1，ZF=0，NF=0时不转移。PC的值为：200CH+2=200EH。3） 指令中的

25、C、Z和N应分别设置为C=Z=l，N=0参考常见寻址方式最终的补充学问点。4） 部件：指令存放器用于存放当前指令；部件：移位存放器用于左移一位；部件：加法器地址相加。39、解析：1） 指令周期包括FI、ID、EX和WR这4个子过程，则指令周期流程如图a所示。2） 非流水线时空图如图b所示。假设一个时间单位为一个时钟周期，则每隔4个时钟周期才有一个输出结果。3） 流水线时空图如图c所示。由图c可见，第一条指令出结果需要4个时钟周期。当流水线满载时，以后每一个时钟周期可以出一个结果，即执行完一条指令。4） 由图c所示的10条指令进入流水线的时空图可见，在13个时钟周期完毕时， CPU执行完10条指令，故实际吞吐率为10条指令/100ns13=0.77107条指令/s。5） 在流水处理器中，当任务饱满时，指令不断输入流水线，不管是几级流水线， 每隔个时钟周期都输出一个结果。对于此题4级流水线而言，处理10条指令所需的 时钟周期数=4+10-1=13，而非流水线处理10条指令需410=40个时钟周期， 所以该流水处理器的加速比为40/13=3.08