eda信号发生器的设计.docx

《eda信号发生器的设计.docx》由会员分享，可在线阅读，更多相关《eda信号发生器的设计.docx（27页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、课程设计说明书1 引言简易多功能信号发生器是信号发生器的一种，在生产实践和科研领域中有着广泛的应用。在研制、生产、测试和修理各种电子元件、部件以及整机设备时，都需要有信号源，由它产生不同频率不同波形的电压、电流信号并加到被测器件或设备上，用其他仪器观看、测量被测仪器的输出响应，以分析确定它们的性能参数。信号发生器是电子测量领域中最根本、应用最广泛的一类电子仪器。它可以产生多种波形信号,如正弦波,三角波,方波和锯齿波等,因而广泛用于通信、雷达、导航、宇航等领域。在本设计中它能够产生多种波形，如正弦波,三角波,方波和锯齿波等，并能实现对各种波频率和幅度的转变。正由于其在生活中应用的重要性，人们它做

2、了大量的争论，总结出了很多实现方式。可以基于 FPGA 、VHDL、单片机、DOS 技能、数字电路等多种方法实现。本设计是承受 VHDL 来实现的简易多功能信号发生器。它能产生正弦波,三角波,方波和锯齿波。且对各种波形的要求如下：（1） 依据按键选择不同的波形实现正弦波,三角波,方波和锯齿波；（2） 各波形的频率范围为 100Hz-20KHz；（3） 各波形频率可调通过按键把握频率的变化，步进值为 500Hz；（4） 用 LED 数码管实时显示输出波形的频率值；（5） 用按键把握实现输出信号的幅度调整幅度调整为 2.5V 和 5V。1课程设计说明书2 EDA 技术介绍2.1 EDA 介绍EDA

3、 是电子设计自动化Electronic Design Automation缩写。EDA 技术是以计算机为工具，依据硬件描述语言 HDL Hardware Description language完成的设计文件，自动地完成规律编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。 硬件描述语言 HDL 是相对于一般的计算机软件语言，如：C、PASCAL 而言的。HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的规律功能、电路构造和连接方式。设计者可利用 HDL 程序来描述所期望的电路系统，规定器件构造特征和电路的行为方式； 然后利用综合器和适

4、配器将此程序编程能把握 FPGA 和 CPLD 内部构造，并实现相应规律功能的的门级或更底层的构造网表文件或下载文件。目前，就 FPGA/CPLD 开发来说，比较常用和流行的 HDL 主要有 ABEL-HDL、AHDL 和 VHDL1。几乎全部适于大学生做的数字规律电路试验都可以在计算机上利用 EDA (Electronic Design Automatic电子设计自动化)软件进展设计、仿真，只有极少量外部配件不能在计算机上进展仿真。因此，在试验前期阶段，即试验预习阶段的主要应用工具是 EDA 软件，利用 EDA 软件可以设计、仿真试验课题，进展虚拟试验。通过虚拟试验使试验者在进入真实试验前就

5、能对预做的试验有相当的了解，甚至可以推想到试验的结果。这样在实际做试验时，可以把很多设计型试验的难度降低， 同时能有更多的时间让试验者动手做试验，争论问题，提高试验效率。当前数字电路设计已由计算机关心设计进入到以计算机为主的设计时代。2.2 VHDL 根本介绍VHDL 是一种主要的硬件描述语言之一，硬件描述语言HDL是各种描述方法中最能表达 EDA 优越性的描述方法。所谓硬件描述语言，实际上就是一种描述工具， 其描述的对象就是待设计电路系统的规律功能，实现该功能的算法，选用的电路构造以及其他各种约束条件等。通常要求HDL 既能描述系统的行为，又能描述系统的构造。VHDL 语言是美国国防部与 2

6、0 世纪 80 年月后期，出于军事工业需要开发的。1984 年 VHDL 被 IEEE 确定为标准的硬件描述语言。1993 年 IEEE 对 VHDL 进展了修正，增加了局部的 VHDL 命令与属性，增加了对系统的描述力气。VHDL 涵盖面广，抽象描述强，支持硬件的设计，验证，综合和测试。VHDL 能在多级别上对同一规律功能进展描述。VHDL 的根本构造包含一个实体和一个构造体，而完整的 VHDL 构造还包括配置，程序包与库。各种硬件描述语言中，VHDL 的2课程设计说明书描述力气最强，因此运用 VHDL 进展简洁电路设计时，往往承受自顶向下构造化的设计方法。2.3 设计工具简介Quartus

7、 II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDLAltera Hardware Description Language等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的简洁性、加快了设计速度。对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用生疏的第三放 EDA 工具。此外，Quartus II 通过和

8、DSP Builder 工具与 Matlab/Simulink 相结合，可以便利地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统SOPC开发， 集系统级设计、嵌入式软件开发、可编程规律设计于一体，是一种综合性的开发平台。Maxplus II 作为 Altera 的上一代 PLD 设计软件，由于其精彩的易用性而得到了广泛的应用。目前 Altera 已经停顿了对 Maxplus II 的更支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的转变。Altera 在 Quartus II 中包含了很多诸如 SignalTap II、Chip Editor 和 R

9、TL Viewer 的设计关心工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程规律的设计环境, 由于其强大的设计力气和直观易用的接口，越来越受到数字系统设计者的欢送。Altera 的 Quartus II 可编程规律软件属于第四代 PLD 开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet 的协作设计。Quartus 平台与 Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity

10、 等EDA 供给商的开发工具相兼容。改进了软件的 LogicLock 模块设计功能，增加 了FastFit 编译选项，推动了网络编辑性能，而且提升了调试力气。3课程设计说明书3 设计流程3.1 设计思想及原理图基于 VHDL 语言设计一个简易多功能信号发生器，通过选入输入信号，可以输出正弦波、三角波、方波和锯齿波四种波形信号。信号发生器的把握模块可以用数据选择器实现，四种信号的信号选择可以用 4 选 1 数据选择器实现。同时本设计使用原理图的方法，对正弦波、三角波、方波和锯齿波和4 选 1 数据选择器元件进展调用。简易多功能信号发生器的原理图如下：图 1 简易多功能信号发生器原理图原理图本设计

11、的主题思想是各个模块分别产生相应的波形，再通过一个4 选 1 数据选择器输出相应的波形。通过其他按键把握波形的频率和幅度的变化。3.2 正弦波、三角波、方波和锯齿波的实现3.2.1 正弦波设计正弦波的产生思想是将对模拟波形采样后的编码存入定义好的 ROM 中，再依据时钟循环的将这些编码挨次输出，在输出端将经过数模转换器转换后的模拟信号接入示波器即可显示正弦波形。产生正弦波的 VHDL 代码如下：library ieee;use ieee.std_logic_1164.all;4课程设计说明书entity sin2 is port(clock,sel:in std_logic;dout4:out

12、 integer range 0 to 255); end sin2;architecture bhv of sin2 istype mem_type is array(0 to 63) of integer range 0 to 255; constant mem:mem_type:=(255,254,252,249,245,239,233,225, 217,207,197,186,174,162,150,137,124,112,99,87,75,64,53,43,34,26,19,13,8,4,1,0,0,1,4,8,13,19,26,34,43,53,64,75,87,99,112,12

13、4,137,150,162,174,186,197,207,217,225,233,239,245,249,252,254,255);signal address:integer range 0 to 63; beginprocess(clock) beginif clock”event and clock=”1” then if address63 thenaddress=0;elseif sel=”1” thenaddress=address+1; dout4=(mem(address)/2;elseaddress=address+1; dout463 thenaddress=0;else

14、if sel=”1” thenaddress=address+1; dout3=(mem(address)/2;elseaddress=address+1; dout363 thenaddress=0;elseif sel=”1” then address=address+1; dout1=(mem(address)/2;elseaddress=address+1; dout163 then9课程设计说明书elseaddress=0;if sel=”1” thenaddress=address+1; dout2=(mem(address)/2;elseaddress=address+1; do

15、ut2=mem(address);end if; end if;end if; end process; end bhv;3.2.8 锯齿波的仿真在 Quartus II 软件输入上述代码，再通过编译和时序仿真，可得到如下的仿真波形。图 5 正弦波未分频时仿真图上图中的输出制式模拟信号各采样点的数字编码，由于没有经过数模转换，输出结果就如图中所示。当将程序下载到硬件后，在示波器上就可以显示锯齿波波形了。3.3 各个把握单元的实现3.3.1 频率把握单元频率把握单元包括按键输入识别模块、分频数产生模块和分频模块。其器件图分别如图 6、图 7 和图 8 所示。在按键输入识别模块中共有 4 个输入端

16、。其中一个时钟输入端，以一个频率调整输入端，一个使系统输出波形的频率为最大的把握输入端和一个使系统输出波形的频率为最小的把握输入端。本课程设计要求输出波形的频率在每按一次相应的按键时，就增加或削减 500Hz。而试验室的硬件设备上的按键都是拨码是按键， 即按键按下后始终有效，这明显不能满足要求。于是按键输入识别模块中用如下的代码实现按键没按一次都能有效的功能。10课程设计说明书if button0=”0” and button1=”1” thenif cnt=40 then cnt=0;elsecnt=cnt+1; end if;elsif button0=”1” and button1=”0

17、” thenif cnt=40 then cnt=0;elsecnt63 thenaddress=0; elseif sel=”1” then address=address+1; dout1=(mem(address)/2; elseaddress=address+1; dout163 thenaddress=0; elseif sel=”1” then address=address+1; dout4=(mem(address)/2; elseaddress=address+1; dout463 thenaddress=0; elseif sel=”1” then address=addr

18、ess+1; dout2=(mem(address)/2; elseaddress=address+1; dout263 thenaddress=0; elseif sel=”1” then address=address+1; dout3=(mem(address)/2; elseaddress=address+1; dout3=mem(address); end if;end if; end if;end process; end bhv;18课程设计说明书按键输入识别模块library ieee;use ieee.std_logic_1164.all; entity aa isport(

19、clk:in std_logic;btn:in std_logic_vector(1 downto 0); highh:in std_logic;loww:in std_logic;addr:out integer range 0 to 40); end aa;architecture bhv of aa issignal cnt:integer range 0 to 40 :=0;signal button0,button1,button2,button3:std_logic; beginprocess(highh,loww,clk,button0,button1) beginif clk”

20、event and clk=”1” then button0=btn(0); button1=button0; button2=btn(1); button3=button2;if highh=”1” then cnt=40;elsif loww=”1” then cnt=0;elseif button0=”0” and button1=”1” then if cnt=40 thencnt=0; else cnt=cnt+1; end if;elsif button0=”1” and button1=”0” then if cnt=40 then19课程设计说明书cnt=0; else cnt

21、=cnt+1; end if;elsif button2=”0” and button3=”1” then if cnt=0 thencnt=40; else cnt=cnt-1; end if;elsif button2=”1” and button3=”0” then if cnt=0 thencnt=40; else cnt=cnt-1; end if;end if; end if; end if;end process; addr=cnt; end bhv;分频模块library ieee;use ieee.std_logic_1164.all; entity fenpin ispor

22、t(shu:in integer range 0 to 937; clk:in std_logic;clock:out std_logic); end fenpin;architecture bhv of fenpin is signal num:integer range 0 to 937;signal i:integer range 0 to 937:=0; signal temp:std_logic:=”0”;20课程设计说明书begin process(clk,i,temp) beginif clk”event and clk=”1” then if i=shu theni=0;tem

23、p=not temp; elsei=i+1;end if; end if;clockshu=937;wan=“ZZZZ“;qian=“ZZZZ“;bai=“0001“;shi=“0000“;geshu=172;wan=“ZZZZ“;qian=“ZZZZ“;bai=“0101“;shi=“0000“;geshu=93;wan=“ZZZZ“;qian=“0001“;bai=“0000“;shi=“0000“;geshu=62;wan=“ZZZZ“;qian=“0001“;bai=“0101“;shi=“0000“;geshu=46;wan=“ZZZZ“;qian=“0010“;bai=“0000“;shi=“0000“;ge=“0000“;wh