DC综合操作流程设置流程.docx

《DC综合操作流程设置流程.docx》由会员分享，可在线阅读，更多相关《DC综合操作流程设置流程.docx（18页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、总流程1 库的设置2:设计的读入3:设置环境属性(1)set_operating_conditions(2) set_wire_load_model 和 set_wire_load_mode(3) set load(4) set_drive 或者 set_driving_cell4：设计规章约束(1)set_max_transtion(2) set_max_capacita nee(3) set_max_fa nout5：优化约束(1)(2)(3)(4) (4)(5) (5)(6) (6)(7) (7)(8) (8)(9) (9)create_clock set_clock_ un certa

2、 inty set_clock_late ncy set_i nput_delay set_output_delay set_false_path set_multicycle_pathset_max_delay 和 set_min_delayset_max_area7 :一些编译命令及 DC 的输出格式1:在前端设计中一般不做 hold_time 的约束,hold_time 的约束可以在后端修复！ ! ！总流程：综合的基木流程启动 D 匸Creaic&-loc3h.Syrt0psys_JceiupLenn anly SM_inpji_dslay 聲口耳 ay Serl：_l：al?ie_j3

3、ath设A： Library sSee Lmk_librarySet targeilibrarj”Set HymboMibrary F Set s ynihetjclibrarj读入设计”R.ead_rieSd niukicyelc paTh 1 卩 Seimaa.iJelai、 吠痂化 1 I Uni 梓 ify r ungroLip综會扰低I CoiHrpilC 报卑Rcjwn_coiHfi.i；rairn Repofltimirg write设讣环境定艾ESH in g_condiconsSet JnLinE celS4i_niax_inuis.LionS4H_rtiaM_Ciapaci

4、iii ncc$et_riiaM_fiajiHLil甫香的晶事戸叫窃寺1： 对库进展根本设置，如下:设置完成后应当查看.synopsys_dc.setup 里面库的设置和软件 application setup 处的设置是否一样！ DC 的初始化文件.synopsys.dc.setup 需要用 ls 显示,命令：more .synopsys.dc.setu 查看文件内容！ite 申址ermnal Tajp. 曲 p as on 1 oc a 1 ho t lab2 Sas Ona loca lhos t S more synopsys_dc 日 etup羽 1. Modify thia til

5、e to t it your on environiuent羽 2r Copy this tile synopsyB_dc吾芒 tuq to B ynopay3_dc 0etup#and put it in tool“g lnvotinq directory or your home directorysetcompany irClCif,dies igoer ”Student“ scfirch_pat h1 ink_l ibrary we-t t argtet*_1 ibr,ry wet ymBDl_1 ibrai-yseitisynt het i E_1 ibr-aryr / CJQ1TU

6、耳 1 QV db f nnh db dw_fnijn-dia t iqn a 1 db11 3 1 oirf , dh fash , db!/hoine-/七DO 1 s/ wynopsys/dc2Cl09.06,/ 1 ibrari/syn./ generic “dw_f DU nd at i 口 n . s ldfa“set hd 11 n_t rdna lotf_sIt ip_text “THUE“ edif 口 Ut:=fciesEliEFll=anl “TRUE“Eftft! * 芒上 JL 1 白 gvut_.ii d.t.E J. t rue： p 1 Dt_eDln5iidt

7、Ld (Ipr - Pip)set sJoenab 1 e=l 1 need.it Lnq true set B 11 ineed 111 ni_j!mode emaca (Ji is t oxy Iteep 100alias h history2：读入设计，两种方法： read 和 analyze+elaborate便用 read 命令可以一步完成 analyzc+claboratc 的工作“并 H. rIo ader( venlog) micro_st(verilog) microvra/e(verilog timer! vein lag)top(venlog)厂 Reanalyze ou

8、t-of-date lib ranesCancel3:设置环境定义：假设不指定operating_conditions, DC 自动搜寻 link_library中的第一个库的工作环境作为优化时使用的工作环境。一设置环境属性的命令如以下图所示一一set operaticonditions图別设用坏境屈性(1) set_operating_conditions 工作条件包括三方面 一温度、电压以及工艺；工 作条件一般分三种状况：best case, typical case, worst case图形界面：#1:先进入 the symbol view of the top 界面，选择 top 模

9、块#2： attributes operating environmen operating conditions命令方式：#1:可通过 report_lib library name 命令来查看，如以下图查看的是slow.db库的工作条件，则使用命令：report_lib slow，右边是 report_lib fast。Operat ing Coaid 111 ons tQpertating Condi, ticn Nd me ； slow Libtifliry i mlwPro 亡是翡岀 i 丄 00 Temperature s 125-00Voli 1, OS Interconnect

10、 HodrI n b*l 曲琴唔毒Operating ConditOperating Condition fldn# t fast Libi ary i Process i 100Ttnperaturt- r -40.00VoltAge i 1.32I nt ercoruiect l lodel t bal inceVolttyp2Sl .80 slow125 1.62fast 0nty libmylib my lib1.0000丄.0025.00125,000.001.601.621.98#2: 一般综合时候只需考虑最差和最好两种状况即可，最差状况用于做建立时间(setup time)的时序

11、分析，最好状况用于做保持时间(hold time) 的时序分析。最差状况-max 下使用 slow.db 库，最好状况-min 下使用 fast.db 库；最差和最好状况和温度以及电压有很大关系，温度越大，延时越大；电 压越大，延时越小；不过温度对延时的作用更大 所以：#1:做建立时间分析时候用最差状况，命令： set_operat ing_con diti on s-max “ slow ”#2:假设既要分析建立时间，又要分析保持时间，则需要两条命令： set_minibrary slow.db -min_versio n fast.db set_operating_conditions-m

12、in fast -max slow首先通过命令 set_minibrary 同时设置 worst-case 和 best-case 的 library ,然后通过 set_operating_conditions 命令指定不同环境下使用的库模型； 上面的命令指定的是：fast 库用于对 hold time 优化，slow 库用于对 setup time 进展优化。set_operating_conditions -min fast -max slow 命令中的-min fast 和-max slow可以互换。(2) set_wire_load_model 和 set_wire_load_mod

13、e命令方式：#1： set_wire_load_model: 设置连线负载模型 , 为了估量模块输出的时序transition time； DC 默认输出负载为 0负载模型可以通过 report_lib libraryname 命令下查看线的模型种类，如下 图是fast.db 库中的几种线的模型。在布局布线前应使用较悲观的模型， 对最坏的状况做综合， 线负载模型由 目标库供给。-max -min 选项指定该模型用于估量最大路径延迟和最小路 径延迟。例如：(写一个即可)set_wire_load_model -name tsmc13_wl40 -min set_wire_load_model -

14、name smic13_wl50-max :最坏状况 或者可以直接设置负载模型：set_wire_load_model -name tsmc13_wl40 -library slow 表示使用的是slow 库里的 tsmc13_wl40 线模型。#2：自己不清楚如何选择的话，则让 DC 自动选择set auto_wire_load_selection true#3：上面的设置完成后， 需要对负载模块的使用位置加以说明， 三种模式， 命令如下：set_wire_load_mode top或set_wire_load_mode enclosed 或 set_wire_load_mode segme

15、nted关系如下：top :指定模块互连线延迟的估量使用顶层模块的线负载模型enclosed: 指定模块互连线延迟的估量使用包含该连线的最小模块的线 负载模型segmented: 将连线按模型边界分段， 各段的延迟分别依据各自模块的线负载模型估量延迟，然后把估量结果相加得到该连线的延迟40X4020X2040X4034)X30一般状况下使用的是： set_wire_load_mode top 图形界面： 一 一 一5. Attributes Operating Environments Operating Conditions dick onrtnax/min = slow/fastOKCum

16、nidnn |An&liiif- m rd inn C ngleKMrTirnUininuiti|心|心CuricMwire LoadW 呼 iol rnodeiFfQA. (tbw)UMK iSj-kiHMMfews (skn*) UMC18_AggrBie (tkrw)6. Attributes Operating Environments Wire Lode Ock onjMC18_ConservativeURAC19 .AggmEn6S.S. WANG / 血 I04Q7*TfA-LXU j_rr 邙dcjshelleLvvireJoad_rrode top ”-7)UMC l9_Ca

17、iwMbue(fafil)上图中的第一步指的是先选择 top 模块，然后设置 top 模块下的环境属性。*附加：还可以给某个模块设置负载模型：下面设置 timer 模块*set current_design timer * 先转至 U timer 模块下 * set_wire_load_model -n ame tsmc13_wl40BanoutLengthPoints Average Cap Std Devi ation1亦.67Manetsmcl3_wl50Location:fastResistance:6.5e-D8CapacitanceAreaO. ODO 150.7Slope333.

18、335dJ200 00BNarnie LocdtionResistancetfflnceArea Slope:temc2d_wl或者下面的: Name Location ResistanceCapacitance AreaSloper:smicl3_wllOaslow_lv08cl25:*8.5e-0S0.00015:0.7:66.667单位长度电阻单位长度电容单位长度面积斜率(长度/扇出)Fanout LengthPoints Average Cap Std Deviation图屮町以看-出单位长度的电阻以及电客值，DU 在估算连线延时时.会先算出建线的扇出. 然后依据扇出査表，得出长度.再

19、在氏度的棊础上计算岀它的电阻和电容的大小.假设扇出值 超出表中的值(假设为 7)， 那么 DC 就嘤依据扇出和长度的斜率(Slop)推算出此时的连线长 度来。(3) set load:设置输出负载比较准确地计算输出电路的延迟，DC 需要知道输出电路驱动的全部负载。该命令有两种用法：一种是直接给端口赋一个具体的值，另一种是结合命令 load_of指出它的负载相当于工艺库中哪个单元的负载值。命令方式：#1: set_load 5 get_ports 0UT1setload 5 (gt_ports OUT1S51 设置输出负载(I)例如上图，给 OUT!端口设了一个负鞍为的值”这电的单位也杲由 F

20、uundry 供给，具 体的单位，可以通过 njporjib 甜令査看.一般而言是 pf#2： set_load load_of my_lib/and2aO/A get_ports OUT1说明 OUT1 端口接的负载值地 myib 中 and2a0 单元的 A 管脚的负载值#3：把上面命令 set_load load_of my_lib/and2a0/A get_ports OUT1中的get_portsOUT1 换为 all_outputs 就可以给全部输出端口赋值。其中 load_of 命令可以算出 某个引脚的负载电容值。电路负载的大小会影响到它的延迟，而且负载越大，延迟越大， 情 DC

21、 在缺省况下认为端口的负载电容都是 0，因此具有无穷大的驱动力量 图形界面：必需先选中全部的输出负载然后再设置负载值！ !Loadsec_rreb_led|6| se_rn5b_ledl|5| 5cc_msij_lctl|4|c_rrBb_ledi|3 ,r rBb-led 罔wsc_msb_lecll|1ssc_b_ledi|O|iwn Ista iedjSLdCanalgly*具体如何找这个负载不清楚！ 111111111！ *4. Select all output ports by drag the left keyAttributes Operating Environments L

22、oad EntertloacLof ”slow/DFFXl/Dff(4) set_drive 或者 set_driving_cell :设置输入驱动。为了更加准确估量模块的输入时序，为了更加准确的估量输入电路的延迟， DC需要知道信号到达输入端口的过渡时间(transition time)。默认下，DC 认为 输入驱动的驱动力量无限大，即 tran sition time=0;Set_drive 使用确定的值来估量输入端的输入电阻，从而得到输入端口的延 迟；set_driving_cell 是假定一个实际的外部驱动单元来估量输入的transition time ；该命令用于设置输入端口或者双向

23、端口上的电阻值， 该电阻值是用于驱动输入端口的单元的输入电阻，因此，该值越大，就说明输入端口的驱动力量越弱， 连线的延迟也就越大。更常用的是 set_driving_cell 命令，以库中某个单元电路的引脚驱动力量为基 准来模拟输入端口的驱动力量。例 1:首先通过 drive_of 指定具体的驱动单元电阻值，得到驱动单元电阻后，通 过：set_drive+fi+get_ports clk命令给输入端口 clk 赋值。Setting 泊put drivirkg strEngtii fondk port drive_of nslow/BUFX4/Yw set_drive 1.615308 get_

24、ports dk、et drive drive ot MJpoirts lJ-i|dea ign_vi 3 icm-ts阴 ZBUFsUT 沪二gn_vTi&ia 仃t | mot.dTi*。 1. 61SJD 修g 白匕口 1：七苦 七比以下图是给除了 elk 以外的其它输入端口驱动:迢沁 7】悶网 |lpji get cui;ir!TLt wiTLdoii! -vvj -hetor U ”.nn2de3icpfk_iiicin-tguidesicptiicifi-t?guiKDg -wirvdos IW_st_cufrftftt_uihdo* -yiew -factor 0 7 軒de3i

25、cpt_wicifi-tguidesign si-ofi-t? netEocft -wirudw guget_turreftf irudw -viev -factor 0 丁听socft -wirdOTLsg Htstoi1 I Erfor&Aarningdwgn_mJJLI iBt_dii7iB |dxivB_of sloi”/DFrXl./Q* | |rewvi!：_Erai_ccillBCtiiwi 冷卵 its| |gt_porta elk)4：设计规章约束约束(DRC: design_rule_constrain) DRC 规章的优先级：transitionfanoutcapacit

26、anee(1) set_max_transtion 设置最大传输时间连线的转换时间是其驱动引脚的规律电平变化的时间，包括rising time 和falling，从 10%的 VDD 变化到 90%的 VDD 所需的时间。设定最大的转换时间 set_max_transtion,这个值一般设为周期的 10%。例如：set_max_transtion 1.8 current_design 般状况下 current_design 指的是 top。set_max_capacitanee 输出管脚可以驱动的最大电容值定义输出管脚可以驱动的最大电容值。例: set_max_capacitanee 1.5

27、get_ports out1 或者set_max_capacita nee 1.5 get_desig ns topset_max_fanout 设置最大扇出负载连线的最大扇出负载指的是它所驱动的全部输入引脚的扇出负载的总和。扇出负载不同于负载，它是个无量纲的数值。fanoulJoadM .0max_f3nout: 2.0fanooi to&d;2.0-賜仁妁心烦P 財对衣滋叽觴九 0 成以 4 port疔操作，设定的不是具体的 电容植。例如对一个血Migri 我们设定鞭匕加加加血 1Z 表示在这个 design的一条帕t 或一个por 十只能驱功吃个伽以tJqgd 为 1 亍单位的pR 或

28、右个f 癒威/Ljp“Qd 为込个单愷的pim 在 i：mic0.13um.中默认的預肿良 tJ 叔 为 1，我们可以用讓尢勉仁血d 自行设色 讓XJ 煤 ufgnpuT 和 令心型吹丄如d 仅仅是用做DRC 的检查，也们的值与时序无关.图示如下：max_fanout 阅历值一般设为 20,即一个门的输出最多驱动 20 个输入引脚如 果每个引脚的输出负载是 1 的话。* 计算 fan out 值，如下 *dc_shell set_max刊 2 讥 3 get_designs ADDER if 算 Fanout 仙：Figure 7*4 Clcution of Maxi/num FanoutDr

29、iving PinOUT1c-I seijanoui阳1 3.0鼻an电o生in 8fanout load:fanout load:2.D三U3:NR6 OTotal Fanout Loadfl 1.0 + VO 3,0 + 2 07Maximum Fancut=Total Fanoui Load或者：set_max_fa nout 3.0 all_outputs图形界面：在 attributes-optimization constraints-design constraints5:优化约束 Optimization Constraintscreate_clock:用于定义时钟的周期和波形

30、duty 及起始沿duty:占空比，指高电平在一个周期所占的时间比率。命令：create_clock -period 40 -vaveform0 20 get_ports clk:表示 CLK 周期上升沿 0 ns,下降沿 20 ns;假设不定义 waveform,则默认占空比为 50%。或者：40ns,dc_ohell-t crutaclock -period 10 (gat_orta Clk) dc_shellt 3et don t_touch netwerk get clocks Clk第一句建义了一个周期为 10ns 的时钟 U 它的时钟源是一个称为 Clk 的端 LL其次句对全部定义

31、的时钟网络设直为 don Vouch.即综合的时候不对 Clk 信号优化.如 果不加这句，DC 会依据 Clk 的侪载貝动对畅牛.BE 比孑在窘际的申一路说计时神树 (Clock Tree)的综合冇自已特別的方法.它需耍碍虑到宝际布线后的物理信息.所以 D 匚不需 要在这里对它进展处理*就算处理了也不会符吞議或者：create clock -period 14 -waveform lis 七 0.0 7.0clk_62_5M-”或*creatE clock -period 14 -wa.veform list 0*0 701 clk_2,5M留意；getports clk 6/L5M中时匸lk

32、 疏.5 强设计文件中的时钟名， 厠本中的时钟名“重要：在时宇逻娟电路中.创立时坤约束是喜实的时钟.要与设计中的时name钟信号相连接，即用或，在纯组合逻緝电路中，粹要创立噩拟时钟约束virtual clock,此时不吊连接到设计“即不用写qet ports clk 62. 5M1#1: set_dont_touch_network 在 net 或 port 上设置 don” t touc 属性，主要用于clock 和 reset 信号，使 DC 不对这些 nets 插 buffer,留到布局布线时综合。#2: set_dont_touch 用于对 current_design, cells,

33、 references, net 设置 don” t toucfll性，阻挡 DC 对它们进展映射或优化，一般在分模块综合和综合后优化时使用。例：set_dont_touch get_cells X_DATA_N_1_33B_reg0set_clock_uncertainty：定义好时钟后，就要设置时钟不确定性，即反映时钟 偏差(clock skew), 一般设为 0.2-0.3。命令：set_clock_uncertainty 0.3 get_clocks core_clkset_clock_latency:模拟时钟树插入后从时钟输入端口到存放器延时，用于布局布线前的综合和时序分析，一般设

34、0.3-0.8。命令：set_clock_ latency 0.3get_clocks core_clkclock 端口的set_clock_late ncy 默认状况下代表：Network Late ncy set_input_delay(看另一个总结的时序分析文档)吠“如叩定文信号相对于时粉的到达时间.指一个信号，在时钟沿 之后多少时间到达 input port 集Ti n putde fay - Tc I k-q 十 Tmdc； iheLl-t丄白la* -nuix 4 -clock Clk (git portij A如 P 面的语句指岀了披综合模块的端口 A 的最大输入延时为 4 口匾

35、-max 选项是指明目 前设呂的是输入的最大延迟.为了满足时序单元建立时间(靛 nip time)的要求另外还有 一个选项是-min, 它是针对保持时间的约束使用的后面章节有具体介绍“Ylk 是指出这牛 端口受哪个时钟周期的约束。对于输入和输出延时，假设不知要求，可设延时为周期的40%命令：set_input_delay -clock clk_name -max max_value -min min_value命令中的-max 的选项：指定输入的最大延迟，为了满足时序单元建立时间 (setup time)的要求。-min 的选项：指定输入的最小延迟，为了满足时序单元保 持时间(hold tim

36、e)要求。例如：set_input_delay -max 5.8 -clock clk_62_5M all_inputs设置全部最大输入延迟为 5.8ns,全部输入信号受到 clk_62_5M 时钟信号约束！removenput_delay get_ports list clk_62_5M rst去掉像 Clk、rSt 这些不需要设置输入延时的信号！(5)set_output_delay 命令和设置 input_delay 一样。-set_ou+put_delay： 义从输岀端口数据不行用开头距离后一个时钟沿的时 间，既时钟周期减去 t 訓从上一个时钟沿开头的工作时间.U3 Launches

37、DsitaTO fiE：Extern-aK Flip-flop captures dataTT以下图中 outptit_de layTt + TsetupLau n 口 Captu rsEdtaT 十 TETjtp (OuitputDlay)上国中*信号在披综合模块的触发器 u?里触发.被外围的一个触发器接收。对外围电 路而言+它有一个 T 电路延时和外用触发器的建立时间。出确定了他们的延时之后，被踪 合模块内部的输出路住延时范撈 I 也就确定下来了.假设*肘钟周期 20m,输出延时 54ns. 13 触发器的 Clk-q 延时沏 I.OTIS ,那么输入路径 S 的最大亚时就 20-5,4-

38、1,0=l3.6ns.设置输入延时是通过 DC 的set output delay 命令完成的wha 二丄十上wt cnitput 小吕 1 古 *们魏；f 亡丄 ouk1 骂吕亡 go 疋七 m上面的谱句指出了被综合模块的输出端口 B 的最大输出延时为 5.4ns. -max 选顼是指明 目閒设社的姑输入的瑕大延迟；Ylk 迢脂出这个端口哒哪个时钟周期的约束.set_false_path 虚假路径。set_false_path命令用于给出异步电路或者规律上不存在的电路，优化的时候全部加在该路径上的限制条件都不予以考虑。假设要取消该设置，使用指出异步电路的路径：reset_path 命令。假设

39、 CLKA 和 CLKBset_false_pathset_false_path是属于不同的时钟晶振，因此,-from get_clocks CLKA-from get_clocks CLKBCLKA 到 CLKB 的路径是异步电路。-to get_clocks CLKB-to get_clocks CLKAset_false_path -through reset其中 reset 信号一般承受“异步复位，同步置位”方式(置位是强制置1, 复位是强制置 0),所以对于 reset 信号和跨越时钟域的信号，都要设置为伪路 径。其它资料释义：false path 指的是电路中一些不需要考虑时序约束

40、的路径，一般消灭在异步规律 中。对多时钟域或不行实现的路径的处理：用 set_false_path 指示 DC 不对这些路 径进展时序优化，假设不对 false path 路径进展标识，DC 会对全部的路径进展优 化，从而影响关键时序路径。例:多时钟域：set_fahe_path - from $SCLK -to $PRQCLK set_false_pQth -from$PftOCLK-to $5CLK 不行实现路径：血t_fnI_ptTh-through mux 1“ -through mux2/A set_ffllse_jxith -through muxl/B -through mux2/Bmux2 set_multicycle_path：设置多路径在前和的争论中.我们声认全部组件路径的延时都是同期如图I 中的 w 和x 路 卧然而实际电路中也呵能静在超过一个周期的路空如卜一图麻 CLK图 92 多周期路径在 FF1