2023--2024年计算机组成原理考研真题与解析.docx

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1、2023年真题1 .冯诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU区分它们的依据是 A.指令操作码的译码结果 B.指令和数据的寻址方式 C.指令周期的不同阶段D.指令和数据所在的存储单元11. C.考查指令的执行过程.通常完成一条指令可分为取指阶段和执行阶段。在取指阶段通过访问存储糖可将指令取 出：在执行阶段通过访问存储器可以将操作数取出.这样，虽然指令和数据都是以一进制代 码形式存放在存储鼎中，但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令： 在执行阶段访存取出的一进制代码是数据.2. 一个C语言程序在一台32位机器上运行。程序中定义了三个变量x, y和z,其中x

2、和z为int 型，y为short型。当x=127, y=-9时，执行赋值语句z=x+y后，x, y和z的值分别是 A.x=0000007FH,y=FFF9H,z=00000076HB.x=0000007FH,y=FFF9H,z=FFFF0076HC.x=0000007FH,y=FFF7H,z=FFFF0076HD.x=0000007FH, y=FFF7H, z=00000076H结合题干及选项可知，int为32位，short为16位：乂 C语言的数据在内存中为补码形 式，故x、y的机器数写为（NNNX）07FH、FFE7H.执行z=x+y时，由于x是int型，y为short型，故需将y的类型强

3、制转换为ini,在机 器中通过符号位扩展实现，由于y的符号位为1,故在y的前面添加16个1,即可将y强制 转换为int型，其卜六进制形式为FFFFFFE7H.然后执行加法，即（XX）0（）07FH+卜FFFFFE7H=00（X）0076H,其中最高位的进位1门然丢弃。 故选D。3.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮 点数的阶码和尾数均采纳补码表示，且位数分别为5和7位（均含2位符号位）。若有两 个数x=27*29/32, y=25*5/8,则用浮点加法计算x+y的最终结果是发生溢出D.采纳随机访问方式，可替代计算机外部存储器16. Ao考查闪存（Fla

4、sh Memory）的性质。闪存是EEPROM的进一步发展，可读可写，用MOS管的浮栅上有无电荷来存储信息， 它依然是ROM的一种，故写速度比读速度要慢不少（硬件常识）。闪存是一种非易失性存 储器，它采用随机访I可方式。现在常见的SSD固态硬盘，即由Flash芯片组成。17.假设某计算机按字编址，Cache有4个行，Cache和主存之间交换的块为1 个字。若Cache的内容初始为空，采纳2路组相联映射方式和LRU替换算法。 当访问的主存地址依次为048,2,0,6,8,6,4,8时，命中Cache的次数是A. 1 B. 2 C. 3D.417. C。考查组相联映射的Cache置换过程。地址映射

5、采用2路组相联，则主存地址为。1、5.89可映射到第。组Cache中，主存地址为23、87可映射到第1组Cache中。Cache置换过程如下表所示。走向0482068648第。组块。044880084块10488008*848*第1组块27一一7一7一块“2 一666*6618.某计算机的限制器采纳微程序限制方式，微指令中的操作限制字段采纳字段干 脆编码法，共有33个微吩咐，构成5个互斥类，分别包含7、3、12、5和6个 微吩咐，则操作限制字段至少有A.5 位 B.6 位 C.15 位 D. 33 位18. Co考查微指令的编码方式。操作控制字段采用字段直接编码法，将微命令字段分成若干个1号段

6、，互斥类微命令可 组合在同一字段。根据微命令字段分段的原则：互斥性微命令分在同一段内，相容性微命 令分在不同段内；一般每个小段要留出一个状态，表示本字段不发出任何微命令。5个互 斥类分别需要3、2、4、3、3共15位。19.某同步总线的时钟频率为100MHz,宽度为32位，地址/数据线复用，每传送 一次地址或者数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一 次“主存写”总线事务传输128位数据所须要的时间至少是A. 20ns B. 40ns C. 50ns D. 80ns19. Co考查总线传输性能的计算。总线频率为100MHz,则时钟周期为10ns。总线宽度与存储字长都是32位

7、，故每次传 送一个32位存储字。猝发式发送可以连续传送地址连续的数据。故总的传送时间为：传送 地址10ns,传送128位数据40ns,共需50ns。20.下列关于USB总线特性的描述中，错误的是A.可实现外设的即插即用和热拔插B,可通过级联方式连接多台外设C.是一种通信总线，连接不同外设D.同时可传输2位数据，数据传输率高20. Do考查USB息线的特性（帛识）。USB总线（通用串行总线）的特点有：即插即用；热插拨；有很强的连接能力， 采用菊花链形式将所有外设连接起来，且不损失带宽；有很好的可扩充性，一个USB控 制器可扩充高达127个外部周边USB设备；高速传输，速度可达480Mbps。所以

8、A、B、 C都符合USB总线的特点。对于选项D, USB是串行总线，不能同时传输两位数据。21.下列选项中，在I/O总线的数据线上传输的信息包括1. I/O接口中的吩咐字H.I/O接口中的状态字III.中断类型号A.仅 I、II B.仅 I、HI C.仅 II、III D. I、II、III21. Do考查I/O总线的特点。IO接口与CPU之间的10总线有数据线、命令线和地址线。命令线和地址线都是单向 传输的，从CPU传送给LO接口，而10接口中的命令字、状态字以及中断类型号均是由 IO接口发往CPU的，故只能通过I/O总线的数据线传输。22.响应外部中断的过程中，中断隐指令完成的操作，除爱护

9、断点外，还包括I.关中断II.保存通用寄存器的内容HI.形成中断服务程序入口地址并送PCA.仅 I、II B.仅 I、III C.仅 n、III D. I、IK II22. B。考金中断随指令。在响应外部中断的过程中，中断隐指令完成的操作包括：关中断；保护断点；引 出中断服务程序（形成中断服务程序入口地址并送PC）,所以只有I、UI正确。II中的保存 通用寄存器的内容是在进入中断服务程序后苜先进行的操作。2023年计算机组成原理真题12.某计算机主频为1.2 GHz,其指令分为4类，它们在基准程序中所占比例及 CPI如下表所示指令类型所占比例CPIA50%2B20%3C10%4D20%5该机的

10、MIPS数是12. C 解析：基准程序的 CPI=2*0. 5+3*0. 2+4*0. 1+5*0. 2=3，计算机的主频为1. 2GHa,为1200MHz,该机器的是MIPS为1200/3=400o13.某数采纳IEEE 754单精度浮点数格式表示为C640 0000H,则该数的值是 13 B.-L5x212 C. -0.5xx213 D. -0.5x2,213. A解析：IEEE 754单精度浮点数格式为C640 0000H,二进制格式为1100 0110 0100 0000 0000 0000 0000 0000,转换为标准的格式为：S阶码尾数 jr11000 1100100 0000

11、0000 0000 0000 0000因此，浮点数的值为-1.5X2”14.某字长为8位的计算机中，已知整型变量x、y的机器数分别为x补 =11110100, y补=10110000。若整型变量z=2*x+y/2,则z的机器数为A. 11000000 B. 00100100 C. 10101010 D.溢出14. A解析：将x左移一位，y右移一位，两个数的补码相加的机器数为 1100000015. 用海明码对长度为8位的数据进行检/纠错时，若能订正一位错。则校验位数 至少为A. 2B. 3C. 4D. 55 c 解析：设校验位的何数为K,数据位的位数为人应满足卜述关系：29+& + 1。 =

12、8, 当上=4时，2(=16)8+4+1(=13)符合要求，校验位至少是4位。16.某计算机主存地址空间大小为256 MB,按字节编址。虚拟地址空间大小为4 GB,采纳页式存储管理，页面大小为4 KB, TLB (快表)采纳全相联映射，有4 个页表项，内容如下表所示。有效位标记页框号 0FF180H0002H 13FFF1H0035H 002FF3H0351H 1 03FFFH0153H则对虚拟地址03FF F180H进行虚实地址变换的结果是A. 015 318011B. 003 5180HC. TLB 缺失D.缺页16 . A解析:虚拟地址为03FF F180H,其中页号为03FFFH,页内

13、地址为180H,依 据题目中给出的页表项可知页标记为03FFFH所对应的页框号为0153H，页框号与 页内地址之和即为物理地址015 3180 Ho17 .假设变址寄存器R的内容为1000H,指令中的形式地址为2000 H；地址 1000H中的内容为2000H,地址2000H中的内容为3000H,地址3000 H中的内容 为4000H,则变址寻址方式下访问到的操作数是A. 1000H B. 2000HC. 3000H D. 4000 H17 . D解析：依据变址寻址的主要方法，变址寄存器的内容与形式地址的内容相加 之后，得到操作数的实际地址，依据实际地址访问内存，获得操作数400011。变址寄

14、存器形式地址18 .某CPU主频为1. 03 GHz,采纳4级指令流水线，每个流水段的执行须要1个 时钟周期。假定CPU执行了 100条指令，在其执行过程中，没有发生任何流水线堵 塞，此时流水线的吞吐率为A. 0.25X109条指令/秒B. 0.97x109条指令/秒C. 1.0X109条指令/秒D. 1.03 x109条指令/秒18 . C解析：采纳4级流水执行100条指令，在执行过程中共用4+(100-1)=103个时钟周期。CPU的主频是L 03 GHz,也就是说每秒钟有1. 03 G 个时钟周期。流水线的吞吐率为1. 030*100/103=1. 0*1。9条指令/秒。19 .下列选项

15、中，用于设备和设备限制器(I/O接口)之间互连的接口标准是A. PCI B. USB C. AGP D. PCI-Express19 . B解析：设备和设备限制器之间的接口是USB接口，其余选项不符合，答案为 Bo20 .下列选项中，用于提高RAID牢靠性的措施有1 .磁盘镜像 II.条带化 III.奇偶校验IV.增加Cache机制A.仅 I、II B.仅 I、III C.仅 I、III 和 IV D.仅 II、III 和 IV20 . B解析：能够提高RAID牢靠性的措施主要是对磁盘进行镜像处理和进行奇偶 校验。其余选项不符合条件。21 .某磁盘的转速为10 000转/分，平均寻道时间是6

16、ms,磁盘传输速率是20 MB/s,磁盘限制器延迟为0.2 ms,读取一个4 KB的扇区所需的平均时间约为A.9 ms B. 9. 4 ms C. 12 ms D. 12. 4 ms21 . B解析：磁盘转速是10 000转/分钟，平均转一转的时间是6 ms,因此平均 查询扇区的时间是3 ms,平均寻道时间是6 ms,读取4 KB扇区信息的时间为0. 2 ms,信息延迟的时间为0.2 ms,总时间为3+6+0. 2+0. 2=9. 4 ms。22 .下列关于中断I/O方式和DMA方式比较的叙述中，错误的是A.中断I/O方式恳求的是CPU处理时间，DMA方式恳求的是总线运用权B.中断响应发生在一

17、条指令执行结束后，DMA响应发生在一个总线事务完成后C.中断I/O方式下数据传送通过软件完成，DMA方式下数据传送由硬件完成D.中断I/O方式适用于全部外部设备，DMA方式仅适用于快速外部设备22. D解析：中断处理方式：在I/O设备输入每个数据的过程中，由于无需CPU 干预，因而可使CPU与I/O设备并行工作。仅当输完一个数据时，才需CPU花费极 短的时间去做些中断处理。因此中断申请运用的是CPU处理时间，发生的时间是在 一条指令执行结束之后，数据是在软件的限制下完成传送。而DMA方式与之不同。 DMA方式：数据传输的基本单位是数据块，即在CPU与I/O设备之间，每次传送至 少一个数据块；D

18、MA方式每次申请的是总线的运用权，所传送的数据是从设备干脆 送入内存的，或者相反；仅在传送一个或多个数据块的起先和结束时，才需CPU干 预，整块数据的传送是在限制器的限制下完成的。答案D的说法不正确。2023年计算机组成原理真题12 .程序P在机器M上的执行时间是20秒，编译优化后，P执行的指令数削减到原来 的70%,而CPI增加到原来的1.2倍，则P在M上的执行时间是。A. 8.4 秒B. 11.7 秒C. 14 秒D. 16.8 秒解：不妨设原来指令条数为X,那么原CPI就为20/x,经过编译优化后，指令条数 削减到原来的70%,即指令条数为0.7x,而CPI增加到原来的1.2倍,即24/

19、x,那么现 在P在M上的执行时间就为指令条数*CPI=0.7x*24/x=24*0.7=16.8秒，选D。13 .若x=103, y=-25,则下列表达式采纳8位定点补码运算实现时，会发生溢出的 是 CA. x+yB. -x+yC. x-yD. -x-y解：8位定点补码表示的数据范围为-128127,若运算结果超出这个范围则会溢出， A选项x+y=103-25=78,符合范围，A解除；B选项-x+y=-103-25=-128,符合范围,B解除; D 选项-x-y=-103+25=-78,符合范围,D 解除；C 选项 x-y= 103+25=128,超过了 127,选 C。该题也可依据二进制写出

20、两个数进行运算视察运算的进位信息得到结果，不过这种 方法更为麻烦和耗时，在实际考试中并不举荐。14 . float型数据据常用IEEE754单精度浮点格式表示。假设两个float型变量x和y分 别存放在32位寄存器fi和fz中,若(fi)=CC90 0000H, (f2)=B0C0 0000H,则x和y之间 的关系为 oA. xy且符号相同B. xy且符号相同D. xy且符号不同此题还有更为简便的算法，(fl)与(f2)的前4位为1100与1011,可以看出两数均为负 数，而阶码用移码表示，两数的阶码头三位分别为100和011,可知(fl)的阶码大于(f2) 的阶码，又因为是IEEE754规格

21、化的数，尾数部分均为l.xxx,则阶码大的数，真值的肯 定值必定大，可知(fl)真值的肯定值大于(真值的肯定值，因为都为负数，则(fl)(f2), 即 x位的芯片数据线应为8根，地址线应为log24M=22根，而DRAM采纳地址 复用技术，地址线是原来的比，且地址信号分行、列两次传送。地址线数为22/2=11根， 所以地址引脚与数据引脚的总数为11+8=19根，选A。此题须要留意的是DRAM是采纳传两次地址的策略的，所以地址线为正常的一半，这是许 多考生简单忽视的地方此题须要留意的是DRAM是采纳传两次地址的策略的，所以地址线 为正常的一半，这是许多考生简单忽视的地方。采纳指令Cache与数据

22、Cache分别的主要目的是。A.降低Cache的缺失损失B .提 高Cache的命中率C.降低CPU平均访存时间D.削减指令流水线资源冲突解.把指令Cache与数据Cache分别后，取指和取数分别到不同的Cache中找寻，那么 指令流水线中取指部分和取数部分就可以很好的避开冲突，即削减了指令流水线的冲突。17.某计算机有16个通用寄存器，采纳32位定长指令字，操作码字段（含寻址方式位） 为8位，Store指令的源操作数和H的操作数分别采纳寄存器干脆寻址和基址寻址方式。 若基址寄存器可运用任一通用寄存器，且偏移量用补码表示，则Store指令中偏移量的取 值范围是oA. -32768+32767B

23、. -32767+32768C. -65536+65535D. -65535 +65536解.采纳32位定长指令字，其中操作码为8位，两个地址码一共占用32-8=24位， 而Store指令的源操作数和目的操作数分别采纳寄存器干脆寻址和基址寻址，机器中共有 16个通用寄存器，则寻址一个寄存器须要Iog216=4位，源操作数中的寄存器干脆寻址 用掉4位，而目的操作数采纳基址寻址也要指定一个寄存器，同样用掉4位，则留给 偏移址的位数为24-4-4=16位，而偏移址用补码表示，16位补码的表示范围为-32768+32767,选 Ao18 .某计算机采纳微程序限制器，共有32条指令，公共的取指令微程序包

24、含2条微指令, 各指令对应的微程序平均由4条微指令组成，采纳断定法（下地址字段法）确定下条微指令地址，则微指令中下址字段的位数至少是 。A. 5B. 6C. 8D. 9解.计算机共有32条指令，各个指令对应的微程序平均为4条，则指令对应的微 指令为32*4=128条，而公共微指令还有2条，整个系统中微指令的条数一共为 128+2=130 条，所以须要Iog213（）=8位才能寻址到130条微指令，答案选C。19 .某同步总线采纳数据线和地址线复用方式，其中地址/数据线有32根，总线时钟频 率为66MHz,每个时钟周期传送两次数据（上升沿和下降沿各传送一次数据），该总线的 最大数据传输率（总线带

25、宽）是。A. 132 MB/sB. 264 MB/sC. 528 MB/sD. 1056 MB/s解.数据线有32根也就是一次可以传送32bit/8=4B的数据，66MHz意味着有66M 个时钟周期，而每个时钟周期传送两次数据，可知总线每秒传送的最大数 据量为66M发海B=528MB,所以总线的最大数据传输率为528MB/S,选C。20. 一次总线事务中，主设备只需给出一个首地址，从设备就能从首地址起先的若 干连续单元读出或写入多个数据。这种总线事务方式称为。A.并行传输 B.串行传输 C.突发传输D.同步传输解.猝发（突发）传输是在一个总线周期中，可以传输多个存储地址连续的数据，即 一次传输

26、一个地址和一批地址连续的数据，并行传输是在传输中有多个数据位同时在设 备之间进行的传输，串行传输是指数据的二进制代码在一条物理信道上以位为单位按时 间依次逐位传输的方式，同步传输是指传输过程由统一的时钟限制，选C。21.下列有关I/。接口的叙述中，博送的是 oA.状态端口和限制端口可以合用同一个寄存器B. I/O接口中CPU可访问的寄存器称为I/。端口C.采纳独立编址方式时，I/O端口地址和主存地址可能相同D.采纳统一编址方式时，CPU不能用访存指令访问I/O端口解.采纳统一编址时，CPU访存和访问I/O端口用的是一样的指令，所以访存指令可 以访问I/O端口，D选项错误，其他三个选项均为正确陈

27、述，选D。22.若某设备中断恳求的响应和处理时间为100ns,每400ns发出一次中断恳求， 中断响应所允许的最长延迟时间为50ns,则在该设备持续工作过程中，CPU用于该设 备的I/O时间占整个CPU时间的百分比至少是 oA. 12.5%B. 25%C. 37.5%D. 50%解.每400ns发出一次中断恳求，而响应和处理时间为100ns,其中容许的延迟为 干扰 信息，因为在50ns内，无论怎么延迟，每400ns还是要花费100ns处理中断的， 所以该设 备的I/O时间占整个CPU时间的百分比为的0ns/400ns=25%,选B。根据题意，X可记为()0, 111：00,1110】(分号前为

28、阶码，分号后为尾数)，Y可记为00, 101： 00,10100。首先对阶,X、Y 阶码相减，B|J 00, 111-00,101=00,111+11,0111300,010,可知 X 的阶 码比Y的价码大2,根据小阶向大阶看齐的原则，将Y的阶码加2,尾数右移2位，可得Y 为 00, 111： 00,00101.尾数相加，即00, 11101+00,00】01=01, 00010,尾数相加结果符号位为01,故需进行右 规。规格化，将尾数右移1位，阶码加1,得X+Y为01,000： 00,1000,阶码符号位为01, 说明发生溢出。4 .某计算机的Cache共有16块，采纳2路组相联映射方式(即

29、每组2块)。每个主存块 大小为32字节，按字节编址。主存129号单元所在主存块应装入到的Cache组号是 A. 0 B. 1C.4D. 6由于Cache共有16块，采用2路组相联，因此共有8组.，0, 1, 2,，7.主存的某 一字块按模8映射到Cache某组的任一字块中，即上存的第0,8,16字块可以映射到Cache 第。组2个字块的任一字块中，而129号单元是位于第4块上存块中，因此将映射到Cache 第4组2个字块的任一字块中.5 .某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区，按字节编址。现要用 2Kx8位的ROM芯片和4Kx4位的RAM芯片来设计该存储器，则须要上

30、述规格的ROM芯 片 数 和 RAM 芯 片 数 分 别 是 A. 1, 15B.2,15C. 1, 30D. 2, 30首先确定ROM的个数,ROM区为4KB,选用2Kx8位的ROM芯片，需要3f =2片， 2K x8采用字犷展方式：60KB的RAM区，选用4KX4位的RAM芯片，需要器?二物片、采用 4Kx4字和位同时扩展方式。6 .某机器字长16位，主存按字节编址，转移指令采纳相对寻址，由两个字节组成，第一 字节为操作码字段，其次字节为相对位移量字段。假定取指令时，每取个字节PC自动 加lo若某转移指令所在主存地址为2000H,相对位移量字段的内容为06H,则该转移指 令 胜 利 转 以

31、 后 目 标 地 址 是 A. 2023HB. 2023H C. 2023H D. 2023H相对寻址EA=(PC)+A,首先要求的是取指令后PC的值.转移指令由两个字节组成，每 取一个字节PC自动加1,因此取指令后PC值为2002H,故EA=(PC)+A=2002H+06H=2OO8H.7.下歹IJ关于RISCA.RISC普遍采B.RISC 大多数指令C.RISC 的内部通用的叙述纳 微在一个寄存器是 器 成 多中， 错误的程 序 限 制时钟周期内完数量相对 CISCD. RISC的指令数、寻址方式和指令格式种类相对CISC少相对户CISC计算机，RISC计算机的特点是指令条数少：指令长度固

32、定，指令格式和 寻址种类少：只有取数/存数指令访问存储器，其余指令的操作均在寄存黑之间进行：CPU 中通用寄存器多：大部分指令在一个或者小于一个机器周期内完成：以硬布线逻辑为主，不 用或者少用微程序控制。8.某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间(忽视各功能段之 间的缓存时间)分别是90ns80ns、70ns和60ns,则该计算机的CPU时钟周期至少是 A. 90ns B. 80ns C. 70ns D. 60ns18. 考查流水线中时钟周期的特性。时钟周期应以最长的执行时间为准，否则用时长的流水段的功能将不能正确完成.9.相对于微程序限制器，硬布线限制器的特点是 A.指

33、令执行速度慢，指令功能的修改和扩展简单B.指令执行速度慢，指令功能的修改和 扩展难C.指令执行速度快，指令功能的修改和扩展简单 D.指令执行速度快，指令功能的修改和扩展难19. D,考查硬布线控制器的籽点。硬布线控制器的速度取决于电路延迟,所以速度快:微程序控制器采用r存储程序原理， 每条指令都要访控存，所以速度慢.硬布线控制器采用专门的逻辑电路实现，修改和犷展困 难。10.假设某系统总线在一个总线周期中并行传输4字节信息，一个总线周期占用2个时钟 周期，总线时钟频率为 10MHz , 则总线带宽是 A. lOMB/sB. 20MB/S C. 40MB/s D. 80MB/s20. Bo考查总

34、线的基木概念.总线带宽是指单位时间内总线上可传输数据的位数，通常用每秒钟传送信息的字节数来 衡量，单位可用字节魔(B/s)表示。根据题意可知，在2x(1/10MHz)秒内传输了4B,所以 4Bxl0MHz/2=20MB/s.11.假设某计算机的存储系统由Cache和主存组成。某程序执行过程中访存1000次，其中 访问 Cache 缺失(未命中)50 次，则 Cache 的命中率是 A. 5%B. 9.5% C. 50%D. 95%21. D0考查Cache的命中率。命中率=Cache命中的次数/所有访问次数，有这个公式这道题就很容易看出，要注意 的一点是看清题，题中说明的是缺失5()次，而不是

35、命中50次，仔细审题是做对题的第一步.12.下列选项中，能引起外部中断的事务是A.键盘输入B.除数为0 C.浮点运算下溢D.访存缺页22. A、考查中断的分类。选项中能引起外部中断的只能是输入设备键盘c2023年真题L下列选项中，能缩短程序执行时间的措施是：I.提高CPU时钟频率 【I.优化数据通路结构 IH.对程序进行编译优化A.仅I和IIB.仅I和HI C.仅II和HID. I、II和川12. D.考查计算机的性能指标。1 . CPU的时钟频率，也就是CPU主频率，一般说来，一个时钟周期内完成的指令数 是固定的，所以主频越高，CPU的速度也就越快，程序的执行时间就越短。II.数据在功能部件

36、之间传送的路径称为数据通路，数据通路的功能是实现CPU内部 的运算器和寄存器以及寄存器之间的数据交换。优化数据通路结构，可以有效提高计算机系 统的吞吐量，从而加快程序的执行.111 .计算机程序需要先转化成机器指令序列才能最终得到执行，通过对程序进行编译优 化可以得到更优的指令序列，从而使得程序的执行时间也越短。2.假定有4个整数用8位补码分别表示为rl=FEH, r2=F2H, r3=90H, r4=F8H。若将运算结 构存放在一个8位寄存器中，则下列运算中会发生溢出的是 A.rlxr2B. r2xr3 C. rlxr4D. r2xr413. Bo考查定点数的运算。用补码表示时8位寄存器所能

37、表示的整数范围为728+127.由于rlh2, /T4, r3= 112, r4= 8,则 r2xr3=1568,结果溢出。3 .假定变量3 f和d的数据类型分别为int、float和double (int用补码表示,float和 double分别用IEEE754单精度和双精度浮点数格式表示)，已知i=785, f=1.5678e3, d=1.5el00。若在32位机器中执行下列关系表达式，则结果为“真”的是I .i= ( int )( float ) III .f= ( float )( int ) f111 .f= ( float )( double ) fIV. ( d+f )-d=fa

38、.仅i和iib.仅i和in c.仅ii和ind.仅in和iv14. B.考查不同精度的数在计算机中的表示方法及其相互转换。由于(int) f=l,小数点后面4位丢失，故II错. N的计算过程是先将f转化为双精度 浮点数据格式，然后进行加法运算，故(d+f) d得到的结果为双精度浮点数据格式，而f 为单精度浮点数据格式，故N错。4.假定用若干个2KX4位的芯片组成一个8KX8位的存储器，则地址0B1FH所在芯片的最 小地址是A.0000HB.0600HC.0700HD.0800H15. Do考查存储糖的组成和设计。用2KX4位的芯片组成一个8Kx8位存储器，每行中所需芯片数为2,每列中所需芯片

39、数为4,各行芯片的地址分配如3第一行(2个芯片并联)：OOOOH07FFH。第一行(2个芯片外联)：0800H-0FFFH.第三行(2个芯片并联)：1(XX)H77FFH.笫四行(2个芯片并联)：18OOH1FFFH.是地址0BHB所在芯片的最小地址即为0800H.5.下列有关RAM和ROM的叙述中，正确的是I .RAM是易失性存储器，ROM 是非易失性存储器II .RAM 和 ROMIII.RAM和IX.RAM和A.仅I和IIC仅I、H和IV都采纳ROMROMB.D.仅 II随机存取方都可都须要仅II、HI和 N式进 用 进行信 作行 和息访问Cache刷新III6.下列命中组合状况中，次访

40、存过程中不行能发生的是A.TLB未命中Cache 未命中，Page未命中B.TLB未命中9Cache命 中Page命中C.TLB命中Cache未命 中Page命中D.TLB命中,Cache命中,Page未命中17. D考查TLB、Cache及Page之间的关系。TLB即为快表，快表只是慢表（Page）的小小副本，因此TLB命中，必然Page也命中， 而当Page命中，TLB则未必命中，故D不可能发生：而Cache的命中与否与TLB、Page 的命中与否并无必然联系。7.下列寄存器中，汇编语言程序员可见的是 A.存储器地址寄存器（MAR ）B.程序计数器（PC ）C.存储器数据寄存器（MDR）

41、D.指令寄存器（IR）18. B.考查CPU内部寄存器的特性。汇编程序员可以通过指定待执行指令的地址来设置PC的值，而IR、MAR、MDR是 CPU的内部T作寄存器，对程序员不可见。8.下列选项中，不会引起指令流水线堵塞的是 A.数据旁路（转发）B.数据相关C.条件转移D.资源冲突19. A,考查指令流水线的基木概念.有三种相关可能引起指令流水线阻塞：结构相关，乂称资源相关：数据相关：控 制相关，主要由转移指令引起。数据旁路技术，其主要思想是不必待某条指令的执行结果送回到寄存器，内从寄存器中 取出该结果，作为卜一条指令的源操作数，血是直接将执行结果送到其他指令所需要的地方， 这样可以使流水线不

42、发生停顿。9.下列选项中的英文缩写均为总线标准的是A.PCI、CRTUSB、EISAB.ISA、CPI、VESAEISAC.ISA、SCSI、RAM、MIPSD.ISA、EISA、PCK PCI-Express10.单级中断系统中,中断服务程序内的执行依次是I .爱护现场II.开中断in.关中断IV.保存断占 八、V.中断事务处理VI.复原现场VII.中断返回A.I TV-VIII-VIIB.IIIITVvnC.IIITIVTV-VITVIID. Nt I t V t VI t VT21. A,考查中断处理过程。单级中断系统中，不允许中断嵌套。中断的处理过程为：关中断：保存断点：识 别中断源：

43、保存现场：中断事件处理(开中断、执行中断服务程序、关中断)：恢品 现场：开中断：中断返回。其中，由硬件完成，由中断服务程序完成。11.假定一台计算机的显示存储器用DRAM芯片实现，若要求显示辨别率为1600X1200, 颜色深度为24位,帧频为85Hz,显存总带宽的50%用来刷新屏幕，则须要的显存总带宽 至少约为A.245MbpsB.979Mbps C.1958MbpsD.7834Mbps22. D考查显示器的相关概念.刷新所需带宽=分辨率x色深x帧频=1600xl2(X)x24bitx85Hz=3916.8Mbit/s,显存总带宽 的50%用来刷屏，是需要的显存总带宽为3916.8Mbi(/

44、s/0.5=7833.6Mbit/s834Mbit/so2023年计算机组成原理真题12.下列选项中，描述浮点数操作速度指标的是A. MIPS B. CPIC. IPCD. MFLOPS解答：Do MFLOPS表示每秒百万次运算。13 . float型数据通常用IEEE 754单精度浮点数格式表示。若编译器将float型 变量x安排在一个32位浮点寄存器FR1中，且x=-8.25,则FR1的内容是A. C104 000011 B. C242 000011 C. C184 0000H D. C1C2 0000H解答：Ao x的二进制表示为-1000. 01=-1.000 01X211依据IEEE

45、754标准隐藏最 高位的“1”，又E-127=3,所以130= 1000 0010 (2)数据存储为1位数符+8 位阶码(含阶符)+23位 尾数。故FR1内容为1 10000 0010 0000 10000 0000 0000 0000 000 即 1100 0001 0000 0100 0000 0000 0000 0000,即 C104000H14 .下列各类存储器中，不采纳随机存取方式的是解答：Bo光盘采纳依次存取方式。15 .某计算机存储器按字节编址主存地址空间大小为64MB现用4MX8位的RAM芯 片组成32MB的主存储器，则存储器地址寄存器MAR的位数至少是A. 22 位 B. 23 位 C. 25 位 D. 26 位解答：Do 64MB的主存地址空间，故而MAR的寻址范围是64M,故而是26位。而 实际的主存的空间不能代表MAR的位数