上拉电阻和下拉电阻通信电子电子设计_通信电子-电子设计.pdf
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1、上拉电阻和下拉电阻 加接地电阻下拉 加接电源电阻上拉 对于漏极开路或者集电极开路输出的器件需要加上拉电阻才可能工 作。另外,普通的口,加上拉电阻可以提高抗干扰能力,但是会增加负载。最常见的用途是,假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上,当三态 的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对 MOS 电路也许是有破坏性的.所以用电阻将下一级的输入拉高或拉低,既不影响逻辑 又保正输入不会漂空.上拉电阻:1、当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高 电平(一般为 3.5V),这时就需要在 TT
2、L 的输出端接上拉电阻,以提高输出高电平的值。2、OC 门电路必须加上拉电阻,才能使用。3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。4、在 COMS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生 降低输入阻抗,提供泄荷通路。5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰 能力。6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反 射波干扰。上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,
3、电流小。2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑 以上三点 通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要 考虑以下几个因素:1驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。2下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻 应适当选择以能够向下级电路提供足够的电流。3高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设
4、定以确保能 输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通 电阻分压值应确保在零电平门槛之下。4频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输 入电容会形成 RC 延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。/*/*下面这一小段写得比较好*/*/下拉电阻的设定的原则和上拉电阻是一样的。(注:这里讲的输出是上一级的输出,输入是下一级的输入)OC 门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不大 于 100uA,设输出口驱动电流约 500uA,标准工作电压是 5V,输入口的高低电平门限
5、为 0.8V(低于此值为低电平);2V(高电平门限值)。选上拉电阻时:500uA x 8.4K=4.2 即选大于 8.4K 时输出端能下拉至 0.8V 以下,此为最小阻值,再小就拉不 下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于 0.8V 即可。当输出高电平时,忽略管子的漏电流,两输入口需 200uA 200uA x15K=3V 即上拉电阻压降为 3V,输出口可达到 2V,此阻值为最大阻值,再大就拉 不到 2V 了。选 10K 可用。COMS 门的可参考 74HC 系列 设计时管子的漏电流不可忽略,IO 口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电
6、平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则 多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)在数字电路中不用的输入脚都要接固定电平,通过 1k 电阻接高电平或接地。1.电阻作用:l 接电组就是为了防止输入端悬空 l 减弱外部电流对芯片产生的干扰 I保护 emos 内的保护二极管,一般电流不大于 10mA l 上拉和下拉、限流 I 1.改变电平的电位,常用在 TTL-CMOS 匹配 2.在引脚悬空时有确定的状态 3.增加高电平输出时的驱动能力。4.为 OC 门提供电流 l 那要看输出口驱动的是什么器件,如果该器件需要高电压的话,而输出口的输出电压又不 够,就需要加上拉电
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