DDR2程序设计方案计算机计算机硬件与维护_计算机-计算机硬件与维护.pdf

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1、DDR2 程序设计方案 1/22 DDR2 程序设计方案 程序设计目标 实现 DDR2 的读写功能，并且读写正常。程序设计思路 考虑到直接写 DDR2 读写时序有困难，所以使用 DDR2 IP核。调用 DDR2 IP核，并且为 DDR2 IP核生成相应的时钟，根据模块化思想，将读写操作进行封装成模块，在顶层模块为读写模块提供地址与数据。程序具体设计 根据以上思路需要做到以下几点：1)生成 DDR2 IP核 2)基于 DDR 核的读写模块 3)顶层模块设计 4)使用 PLL生成时钟 DDR2 IP核的生成过程 打开核生成器 DDR2 程序设计方案 2/22 创建一个新的工程 根据工程需要指定工程

2、路径，并且给工程取名。点击 Part 选择芯片型号，点击 Generation选择语言，点击 ok。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一

3、步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 3/22 找到 mig 核，并双击，进入 DDR2 核生成过程。进入 DDR2 IP核的配置界面，核对建立工程时的信息，点击下一步 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点

4、击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 4/22 重新定义”Component Part”，点击下一步 点击下一步 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方

5、案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 5/22 选择 DDR2_SDRAM，点击下一步 设置时钟为 200M，数据位宽为 16 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据

6、程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 6/22 点击此页的”Creat Custom Part”，设置器件名称为 k4t

7、1g164qf，此名称可以自由定义并作为 DDR2芯片名，在最下方根据芯片手册选择相应的列地址，行地址以与 BANK地址，点击保存，回到之前的页面，点击下一步 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一

8、步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 7/22 选择”Burst Length”为 4，点击下一步 “System Clock”选择”Single-Ended”，单端时钟比较好操作，点击下一步。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生

9、成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 8/22 接下来是 DDR2 引脚的配置，此时的配置需要明确 DDR2 在 FPGA上的引脚，同时这一步也是检验 DDR2引脚在 FPGA上分配是否正确的方法。选择”Fixed Pin Out:.”这一选项，点击下一步 难所

10、以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法

11、选DDR2 程序设计方案 9/22 将 FPGA的引脚标识添加到对应 DDR2 信号名称的引脚上。多余引脚，先找一些无用的引脚填上，之后再修改 ucf 文件即可。如果 ucf 已经存在，也可以使用”ReadUCF”来进行加载，如果引脚有不正确的分配，进行”Valide”时会提示错误。如果无错误，点击下一步 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的

12、信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 10/22 点击下一步 选择”Accept”，点击下一步，之后一直点击下一步，直到最后点击”Generate”，生成 DDR2 IP核。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根

13、据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 11/22 到此 DDR2 IP核生成完成。打开 DDR2 IP 核所在文件，ucf 文件在 p

14、ar 目录下，下图是路径，此 ucf文件中有之前配置的引脚，其中一些引脚需要修改或删除。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方

15、案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 12/22 基于 DDR2 核的读写模块设计 DDR2 IP核信号介绍 DDR2 读写需要操作的信号如下：信号 位宽 定义 phy_init_done 1 此信号为 DDR2 初始化信号，此信号为高有效 rst0_tb 1 DDR2 操作时的复位信号，此信号高电平有效 clk0_tb 1 DDR2 操作时的时钟信号 app_wdf_afull 1 写数据时 FIFO满标志，为 1 时表示满 难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块

16、为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 13/22 app_af_afull 1 写地址时 FIF

17、O满标志，为 1 时表示满 rd_data_valid 1 读数据时，数据输出有效标志 app_wdf_wren 1 写数据使能 app_af_wren 1 写地址使能 app_af_addr 31 地址线，无效的位写 1(建议)app_af_cmd 3 命令信号，000 为写数据，001 为读数据 rd_data_fifo_out 32 数据输出端口 app_wdf_data 32 写数据时的数据输入线 app_wdf_mask_data 4 写入数据时的数据屏蔽信号 DDR2 IP核读写时序分析 写时序分析 此图中的写数据是 4 突发连续写 难所以使用核调用核并且为核生成相应的时钟根据模块

18、化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 14/22 图中

19、reset_tb为复位信号，本次生成核的复位信号为 rst0_tb，此信号为1 表示复位。phy_init_done为 DDR2 初始化完成信号，如果此信号不为高，表示 DDR2 核未完成初始化，此时 DDR2 核无法工作。在复位无效并且 phy_init_done为高的情况下，进行突发写数据。这里突发长度为 4 个数据，4 个 16 位的数据，app_wdf_data的位宽为 32位，所以需要写两次数据，即图中所示的 D1D0,D3D2。地址是 4 的倍数，如第一个地址为 0，第二个地址便为 4，之后就是 8，12.读时序分析 在不断写入地址的过程中，数据会在 rd_data_valid拉高

20、的时候通过rd_data_fifo_out输出。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在

21、上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 15/22 不断写入地址，等待 rd_data_valid拉高，读 rd_data_fifo_out中的数据。读数据也一样，地址是以 4 为基数不断累加输入的。顶层模块设计 顶层模块需要主要完成三个工作：调用 DDR2 核，使用 PLL生成 DDR2 核所需时钟，为读写模块提供数据与地址。DDR2核模块需要两个时钟信号，一个是 sys_clk,一个是 idly_clk_200，这两上时钟都为 200M，使用锁相环生。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供

22、地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 16/22 DDR2 核所需要时钟的生成与 DDR2 核的修改 在DDR

23、2 核 的 内 部 也 调 用 了 一 个 锁 相 环，这 个 文 件 名 为：ddr2_infrastructure.v 如果顶层模块的时钟直接引入到 DDR2核中，会产生一系列的问题，修改如下：将下图中的两个 IBUFG名修改为 BUFG。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方

24、案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 17/22 程序测试与程序改进方案 最开始程序按照读写时序图写入四个地址，8 个 32 位的固定数据。结果发现在 rd_data_valid为 1 的情况下，只有在 clk0_tb 为低电平的时候数据是写入的数据，即数据分成了 16 个小段，在 clk0_tb高电平时的数据不稳定，在低电平时，数据稳定下来。结果如下图所示：难

25、所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方

26、法选DDR2 程序设计方案 18/22 改进 1：在 clk0_tb的上升沿或下降沿去获取数据，查看数据的稳定性。在查一些资料显示，地址不使用的高位需要置 1，改进程序中结果如下图所示：图中，data_fifo_out_p是在 clk0_tb 上升沿获取数据，data_fifo_out_n是在 clk0_tb 下降沿获取数据。如上图所示，在下降沿获取的数据比较稳定。获取的数据过程中是先写地址，数据是随着 rd_data_valid变为高后，数据从 rd_data_fifo_out中输出，所以将读写模块中读部分只是写入地址，读数据在顶层进行。同时，为了方便操作，读写模块写数据部分只写一次突发的数

27、据，即 64 位的数据。为了使读取的数据更加稳定，数据进行两次处理：第一次，在时钟下降沿获取 rd_data_fifo_out中的值，名称为data_fifo_out_n，第二次，在时钟上升沿获取 data_fifo_n的值，取名为 data_fifo_p_ff1，data_fifo_p_ff1为最终获取的稳定数据。结果如下图所示：难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核

28、的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 19/22 测试过程中出现问题与分析 问题 1：编译失败，锁相环出现问题。原因：顶层模块调用了锁相环，DDR2 IP 核内部也使用了锁相环，两个锁相环之间的时钟连接有问题。解决办法：将 DDR2 IP 核内部锁相环的时钟输入处的 IBU

29、FG修改为BUFG.结果：可以编译通过。问题 2:phy_init_done未变高。原因：在分配 UCF引脚过程中 dm引脚分配出错。解决办法：查看原理图，修改引脚分配。结果：phy_init_done拉高。心得与体会 地址：难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设

30、置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 20/22 DDR2 的芯片引脚中，数据线是 16 位，地址线是 13 位，bank 地址是 3位。在核中有列地址(10 位)，行地址(13 位)与 bank 地址(3 位)。在 DDR2 的芯片手册中，提到行地址与列地址是重合的。在对 DDR2芯片操作过程中，发现在地址超过 16 位时，读回的数据将会从 0 地址重新开始读。从这里可以看出，

31、DDR2 的有效地址只有 16 位，但是如果将 app_af_addr的 16 位之后的地址拉高，会出现 pyh_init_done不拉高情况。app_af_addr是无效位是列地址+行地址+bank 地址之后的位无效。数据：DDR2 芯片引脚中数据线是 16 位，而核中数据线是 32 位。在向 DDR2 中写入数据时，在时钟的上升沿与下降沿都会写入数据。因为突发长度为 4，所有需要连续写入 2 个 32 的数据，才会是 4 个 16位的数据。读数据：在读数据之前，需要写入地址与命令。之后只需要等待 rd_data_valid变为高，然后从 rd_data_fifo_out中读取数据即可。读到

32、的数据可能不稳定，此时需要做一些处理。在时钟的上升沿与下降沿读数据时，下降沿读到的数据比较稳定。使用时钟的上升沿再去读下降沿时读到的数据，数据是最稳定的。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序

33、设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 21/22 DDR2 所有空间读写正确性验证 第 1 就是查看 chipscope，从 chipscope查看数据，数据比较稳定，使用chipscope的触发器，查看一定范围的数据，结果数据正常。以上的验证手段不能够完全证明数据是正常的。第 2 写入的数据是依次递增的，从数据线上出来的数据是 32 位数据，高16 位与低 16 位相差为 1，如果高 16 位与低 16 位的数据相减如果为 1，说明高 16 位与低

34、 16 位组成的数据是正常的。接下来需要将前一个数据与后一个数据相减，如果结果为 20002h，那么就可以证明读回的数据是连续的。这样的话就可以证明读回的数据是正常的。第 3 就是将读出的数据，从串口发出，通过串口将数据进行比对。这种验证方法，如果串口是完全正常的，可以验证 DDR2的所有空间读写是否正常。出现问题：使用第二种方法进行验证的过程中，使用减法运算会使数据变得不稳定。修改方法：将减法运算修改为异或运算，这样从 chipscope查看到的数据会比较稳定。极速验证 在全速的情况下写入数据，在全速的情况下读回数据。判断数据的正确性。方法：将之前的程序进行修改，将读写数据写到一个模块中。只

35、要地址 FIFO与数据 FIFO不为满，那么不断写数据与地址，直到所有地难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的

36、配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选DDR2 程序设计方案 22/22 址都写入数据。之后，只要地址 FIFO不为满，那么不断写地址，直到所有地址都访问到。验证方法：使用以上所述的第二种方法进行验证，数据正常。难所以使用核调用核并且为核生成相应的时钟根据模块化思想将读写操作进行封装成模块在顶层模块为读写模块提供地址与数据程序具体设计根据以上思路需要做到以下几点生成核基于核的读写模块顶层模块设计使用生成时钟核的型号点击选择语言点击程序设计方案找到核并双击进入核生成过程进入核的配置界面核对建立工程时的信息点击下一步程序设计方案重新定义点击下一步点击下一步程序设计方案选择点击下一步设置时钟为数据位宽为程序设计方案与地址点击保存回到之前的页面点击下一步程序设计方案选择为点击下一步选择单端时钟比较好操作点击下一步程序设计方案接下来是引脚的配置此时的配置需要明确在上的引脚同时这一步也是检验引脚在上分配是否正确的方法选