2021年度专科数字逻辑复习题库及答案.pdf

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1、专 科 数字逻辑复习题库及答案、选取题I.和二进制数（.0 0 1）等值十六进制数学是（）。A.3 3 7.2 B.6 3 7.2 C.1 4 6 7.1 D.c 3 7.42.是 8 4 2 1 B C D 码 是()A.1 0 1 0B.0 1 0 1C.1 1 0 0D.1 1 1 13.和二进制码1 1 0 0 相应格雷码是（)A.0 0 1 1B.1 1 0 0C.1 0 1 0 D.0 1 0 14.和逻辑式X+A8C相等式子是（)A.A B CB.1+B CC.A D.A+B C5.若干个具备三态输出电路输出端接到一点工作时，必要保证（）A.任何时候最多只能有一种电路处在三态，别

2、的应处在工作态。B.任何时候最多只能有一种电路处在工作态，别的应处在三态。C.任何时候至少要有两个或三个以上电路处在工作态。D.以上说法都不对的。6 .A+B+C+A +A B =()7 .下列等式不成立是()A.A +A 8 =A+8C.A B+A C+B C=A B+B CA.A B.A C.1 D.A+B+CB.(A+B)(A+C)=A+B CD.A 8+A 8+A8+A 8=18.F(A B,C)=ljF=()A.A B C B.A+B+C C.A+B+C D.A B C9.欲对全班5 3 个同窗以二进制代码编码表达，至少需要二进制位数是（）A.5 B.6 C.1 0 D.5 31 0

3、.一块数据选取器有三个地址输入端，则它数据输入端应有（）A.3 B.6 C.8 D.111.或非门构成基本R S 触发器，输入端S R 约束条件是（）A.S R=0 B.S R=1 C.M+A=l D.M+A=O12.在同步方式下，J K 触发器现态Q n =0,要使Q/i =l,则 应 使（）。A.J=K=0 B.J=0,K=1 C.J=l,K=X D.J=0,K=X1 3.一种T触发器，在 T=1 时，来一种时钟脉冲后，则触发器（）。A.保持原态B.置 0C.置 1D.翻转1 4.在 C P 作用下，欲使D触发器具备小=0功能，其 D端 应 接（）A.1 B.0 C.Q D.Q1 5.一片

4、四位二进制译码器，它输出函数有（）A.1 个 B.8 个 C.1 0 个 D.1 6 个1 6.比较两个两位二进制数人=人人和8=8 艮，当A B 时输出F=l,则 F表达式是（）。A.F =A B,B.Z7=A 1 4+8 +BoC.T7=AB+A A B D,T7=4 8+&+Bo1 7.相似计数模异步计数器和同步计数器相比，普通状况下（）A.驱动方程简朴 B.使用触发器个数少C.工作速度快 D.以上说法都不对1 8.测得某逻辑门输入A、B和输出F 波形如下图，则 F（A,B）表达式是（）A.F=A B B.F=A+BC.E=A 6D.F =A B1 9.M o o r e 和 M e a

5、 l y 型时序电路本质区别是（）A.没有输入变量 B.当时输出只和当时电路状态关于，和当时输入无关C.没有输出变量 D.当时输出只和当时输入关于，和当时电路状态无关2 0.n级触发器构成环形计数器，其有效循环状态数为（）A./、B.2 n 个 C.2 -l 个 D.2 个2 1.R O M 电路由地址译码器和存储体构成，若译码器有十个地址输入线，则最多可有（）个字。A.1 0 B.1 02 C.2W D.1 0 2 2.7 4 L S 1 6 0 十进制计数器它具有触发器个数是（）A.1 个 B.2个 C.4个 D.6个2 3.组合型P L A 是 由（）构成A.与门阵列和或门阵列 B.一种

6、计数器 C.一种或阵列 D.一种寄存器2 4.T T L 与非门多余脚悬空等效于（）。A.1 B.0 C.V cc D.Vee25.设计一种8421码 加 1计数器，至少需要（）触发器A.3 个 B.4 个 C.6 个 D.10 个26.如下哪一条不是消除竞争冒险办法（）A.接入滤波电路 B.运用触发器 C.加入选通脉冲 D.修改逻辑设计27.主从触发器触发方式是（）A.CP=1 B.CP上升沿 C.CP下降沿 D.分两次解决28.下列说法中，（）不是逻辑函数表达办法。A.真值表和逻辑表达式B.卡诺图和逻辑图C.波形图和状态图29.已知某触发器特性所示（触发器输入用A、B表达）。请选取与具备相

7、似功能逻辑表达式是（）。A.Qn+=AQ+BQ B.Q+=AQ+BQC.Q+=AQ+BQ A BQnH说 明0 0Qn保持0 10置 01 01置 11 1Q翻转30.用 ROM实现四位二进制码到四位循环码转换，规定存储器容量为（）。A.8 B.16 C.32 D.6431.下列信号中，（）是数字信号。A.交流电压 B.开关状态 C.交通灯状态 D.无线电载波32.余 3 码 10001000相应2421码 为（）A.01010101 B.10000101 C.10111011 D.1110101133.若逻辑函数 MA及c）=Z l,2,3,6）,G（A B,c）=m（o,2,3,4,5,7

8、），则 F 和 G 相与成果为（）A.m2+B.1 C.AB D.034.为实现D 触发器转换为T 触发器，图所示虚线框内应是（）A.或非门 B.与非门 C.异或门 D.同或门35.完全拟定原始状态表中五个状态A、B、C、D、E,若有等效对A 和 B,B 和 D,C 和 E,则最简状态表中只含（）个状态下列触发器中，没法约束条件是（A.时钟R S 触发器B.基本R-S 触发器C.主从/一 K 触发器D.边沿D 触发器37.组合逻辑电路输出与输入关系可用（）描述A.真值表 B.状态表 C.状态图 D.逻辑表达式38.实现两个4 位二进制数相乘组合电路，其输入输出端个数应为（）A.4入 4 出 B

9、.8入 8 出 C.8入 4 出 D.8入 5 出39.组合逻辑电路中险象是由于（）引起A.电路未达到最简 B.电路有各种输出C.电路中时延 D.逻辑门类型不同40.设计一种五位二进制码奇偶位发生器，需 要（）个异或门A.2 B.3 C.4 D.541.下列触发器中，（）不可作为同步时序逻辑电路存储元件。A.基本R-S触发器 B.D触发器C.J-K触发器 D.T触发器42.构造一种模10同步计数器，需 要（）触发器A.3 个 B.4 个 C.5 个 D.10 个43.实现同一功能Mealy型同步时序电路比Moore型同步时序电路所需要（）A.状 态 数 目 更 多 B.状态数目更少 C.触 发

10、 器 更 多 D.触发器一定更少44.同步时序电路设计中，状态编码采用相邻编码法目是（）A.减少电路中触发器B.提高电路速度C.提高电路可靠性D.减少电路中逻辑门45.脉冲异步时序逻辑电路输入信号可以是（）A.模仿信号B.电平信号46.47.48.C.脉冲信号D.时钟脉冲信号电平异步时序逻辑电路不容许两个或两个以上输入信号（）A.同步为0B.同步为1C.同步变化D.同步浮现脉冲异步时序逻辑电路中存储元件可以采用（）A.时钟控制RS触发器C.基本R S触发器八路数据选取器应有（A.2B.3B.D触发器D.JK触发器）个选取控制器C.6D.849.移位寄存器T1194工作在并行数据输入方式时，MA

11、MB取 值 为（）50.51.A.00B.01C.10半导体存储器（）内容在掉电后会丢失A.MROMB.RAMC.EPROMD.UD.E2PROMEPROM 是 指（）A.随机读写存储器B.只读存储器C.可擦可编程只读存储器D.电可擦可编程只读存储器52.用 PLA进行逻辑设计时,应将逻辑函数表达式变换成（）A.异或表达式B.与非表达式C.最 简“与一或”表达式D.原 则“或一与”表达式53.补 码 1.1000真 值 为（）A.+1.I000B.-1.1000C.-0.I000D.-0.000I54.下列哪个函数与逻辑函数F=A 0B 不 等（）A.FAB+ABB.F B+A BC.尸=芯

12、8D.F =A 3 15 5.P R O M、P L A、和 P A L 三种可编程器件中，（）是不能编程A.P R O M 或门阵列 B.P A L 与门阵列C.P L A 与门阵列和或门阵列 D.P R O M 与门阵列5 6.下列中规模通用集成电路中，（）属于组合逻辑电路A.4 位计数器T 4 1 93 B.4 位并行加法器T 6 93C.4 位寄存器T 1 1 94 D.4 位数据选取器T 5 8 O5 7.数字系统中，采 用（）可以将减法运算转化为加法运算A.原码 B.补码 C.G r a y码 D.反码5 8.十进制数5 5 5 余 3 码 为（）A.B.C.D.5 9.下列逻辑门

13、中，（）不属于通用逻辑门A.与非门 B.或非门 C.或门 D.与或非门6 0.n个变量构成最小项g 和最大项M i 之间，满足关系（）A.m（.=Mt B.mt-C.ntj+M i =1 D.mi-M:=1参照答案如下：1-5 A B C D B 6-1 0 C C C B C 1 1-1 5 A C D D D 1 6-2 0 C A C B A 2 1-2 5 C C A A B 2 6-3 0 B D C C D 3 1-3 5（B C）C （A C ）D A 3 6-4 0 （C D）（A D）B C C 4 1-4 5 A B B D （C D）4 6-5 0 C （A B C D）

14、B D B 5 1-5 5 C C C A D 5 6-6 0 （B D）（B D）C C （B C）二、填空题1 .（4 96 ）8 4 2 1 码 为。2 .补码只有（一）种零表达形式。3 .逻辑变量反映逻辑状态变化，逻辑变量仅能取值（“0”或“1”）。4 .如果A,B中只要有一种为1,则 F为 1；仅 当 A,B均 为 0时，F才 为 0。该逻辑关系可用式子（F=A+B ）表达。5 .在非逻辑中，若 A为 0,则 F为 1；反之，（若 A为 1,则 F为 0 ）。6 .基本逻辑关系有（与、或、非）三种。7 .逻辑表达式是由（逻辑变量和“或”、“与”、“非”3种运算符）所构成式子。8 .逻

15、辑函数表达式有（“积之和”表达式与“和之积”表达式）两种基本形式。9.如果一种函数完全由最小项所构成，那么这种函数表达式称为（原 则“积之和”）表达式。1 0 .3 个变量最多可以构成（8 ）个最小项。1 1 .n个变量所有最大项（“积”）恒等于0。1 2 .在同一逻辑问题中，下标相似最小项和最大项之间存在（互补）关系。1 3 .求一种函数表达式原则形式有两种办法，（一种是代数转换法，另一种是真值表转换法）。1 4 .最简逻辑电路原则是:（门数至少；门输入端数至少；门级数至少）。1 5 .逻辑函数化简三种办法，即（代数化简法、卡诺图化简法和列表化简法）。1 6 .（N ）个变量卡诺图是一种由2

16、 n 次方个方格构成图形。1 7 .一种逻辑函数可由图形中若干方格构成区域来表达，并且这些方格与包括在函数中各个（最小项）相相应。1 8 .一只四输入端或非门，使其输出为1 输入变量取值组合有（1）种.1 9.逻辑函数化简目是（简化电路构造，使系统成本下降。）。2 0 .常用化简办法有（代数法、卡诺图法和列表法）三种.2 1 .F=A+B C 最小项为（m 3,m 4,m5,m 6,m 7 ）。2 2 .代数化简法是运用（逻辑代数公理和基本定理）对逻辑函数表达式进行化简。2 3 .所谓逻辑上相邻最小项是指这样两个乘积项，如果它们都包括（有 n个变量，且 这 n个变量中仅有一种变量是不同）,则称

17、这两个乘积项是相邻。2 4 .化简多输出函数核心是（通过重复试探和比较充分运用各个输出函数间公共项）。2 5 .（代数化简法）和卡诺图化简法都可用来化简多输出函数。2 6 .对于两输入或非门而言，只有当为（A、B同步为0时）时输出为1。2 7 .组合逻辑电路在任意时刻稳定输出信号取决于（此时输入）2 8 .全加器是一种 实 现（计算一位二进制数和电路）功能逻辑电路。2 9.半加器是指两个（同位二进制数）相加。3 0 .组合逻辑电路由（门）电路构成。3 1 .组合逻辑电路设计过程与（分析）过程相反。3 2 .依照电路输出端是一种还是各种，普通将组合逻辑电路分为（单输出和多输出）两类。3 3 .设

18、计多输出组合逻辑电路，只有充分考虑（各函数共享），才干使电路达到最简。34 .组合逻辑电路中输出与输入之间关系可以由（真值表、卡诺图、逻辑表达式等）来描述。35.咱们普通将竞争分为：（临界竞争和非临界竞争）两种。3 6.函 数 有（与或式 或与式）两种原则表达式。37.使 F（A,B,C）=A+B +C 为 1输入组合有（7）个。38.时序逻辑电路按其工作方式不同，又 分 为（同步时序逻辑电路）和（异步时序逻辑电路）39.同步时序电路一种重要构成某些是存储元件，它普通采用（触发器）构成。40.当 R=l,S=1时，基本R S触发器次态输出为（保持）。41.JK 触发器次态重要与（J,K,CP）

19、因素关于。42.D 触发器次态重要与（D,CP）因素关于。43.仅具备清0 和 置 1功能触发器是（D 触发器44.仅具备“保持“和“翻转”功能触发器是（T 触发器）。45.延迟元件可以是（专用延迟元件）,也可以运用（带反馈组合电路自身内部延迟性能）。46.普通来说，时序逻辑电路中所需触发器n 与电路状态数N 应满足如下关系式：（2n=N）。47.由于数字电路各种功能是通过（逻辑运算和逻辑判断）来实现，因此数字电路又称为数字逻辑电路或者逻辑电路。48.二进制数1101.1011转换为八进制为（15.54）49.十六进制数F6.A转换成八进制数为（64）。50.常用机器数有：（原码、反码和补码）

20、。三、判断题1.“0”补码只有一种形式。对的2.奇偶校验码不但能发现错误，并且能纠正错误。错误3.二进制数0.0011反码为0.1100。错误4.逻辑代数中，若 A B=A+B,则有A=B。对的5.依照反演规则，逻 辑 函 数 尸+反函数R =A+及 C+万 M +C 错误6.用卡诺图可判断出逻辑函数F（A,B,C,D）=B D +A D +C D+A C D与 逻 辑 函 数G（A,B,C,D）=B D +C D +A C D +A B D 互为反函数。对的7.若函数F 和函数G卡诺图相似，则函数U 和函数G 相等。错误8.门电路带同类门数量多少称为门扇出数。对的9.三态门有三种输出状态（即

21、输出高电平、输出低电平和高阻状态），分别代表三种不同逻辑值。错误10.触发器有两个稳定状态：。=1称 为“1”状态，2 =0 称 为“0”状态。错误11.同一逻辑电路用正逻辑描述出逻辑功能和用负逻辑描述出逻辑功能应当一致。错误12.对时钟控制触发器而言，时钟脉冲拟定触发器状态何时转换，输入信号拟定触发器状态如何转换。对的13.采用主从式构造，或者增长维持阻塞功能，都可解决触发器“空翻”现象。对的14.设计包括无关条件组合逻辑电路时，运用无关最小项随意性有助于输出函数化简。对的15.对于多输出组合逻辑电路，仅将各单个输出函数化为最简表达式，不一定能使整体达到最简。对的16.组合逻辑电路中竞争是由

22、逻辑设计错误引起。错误17.在组合逻辑电路中，由竞争产生险象是一种瞬间错误现象。对的18.同步时序逻辑电路中存储元件可以是任意类型触发器。错误19.等效状态和相容状态均具备传递性。错误20.最大等效类是指含状态数目最多等效类。错误21.一种不完全拟定原始状态表各最大相容类之间也许存在相似状态。对的22.同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中竞争。错误23.同步时序逻辑电路中无效状态是由于状态表没有达到最简导致。错误24.如果一种时序逻辑电路中存储元件受统一时钟信号控制，则属于同步时序逻辑电路。对的25.电平异步时序逻辑电路不容许两个或两个以上输入同步为1。错误26.电平

23、异步时序逻辑电路中各反馈回路之间竞争是由于状态编码引起。错误27.并行加法器采用超迈进位目是简化电路构造。错误28.进行逻辑设计时，采用PLD器件比采用通用逻辑器件更加灵活以便。对的29.采用串行加法器比采用并行加法器运算速度快。错误四、简答题1.与普通代数相比逻辑代数有何特点？2.什么是逻辑图？试述由逻辑函数画出逻辑图办法？3.逻辑函数式、真值表和逻辑图三者之间有什么关系？4.代数法化简重要有哪些环节？5.卡诺图在构造上有何特点？6.已知函数逻辑表达式如何得到它卡诺图？7.组合逻辑在构造上有何特点？8.在数字电路中为什么要采用二进制？它有何特点？9.机器数与真值有何区别?10.在进行逻辑设计

24、和分析时咱们如何看待无关项？11.什么叫最小项和最大项?为什么把逻辑函数“最小项之和”表达式及“最大项之积”表达式称为逻辑函数表达式原则形式？12.用代数化简法化简逻辑函数与用卡诺图化简逻辑函数各有何优缺陷？1 3 .用”或非”门实现逻辑函数环节重要有哪些？14.为什么要进行组合逻辑电路分析？15.与组合电路相比，时序电路有何特点？1 6.什么叫最大相容类？17.简述触发器基本性质。18.为什么同步时序电路没有分为脉冲型同步时序电路和电平型同步时序电路？1 9 .异步时序逻辑电路与同步时序逻辑电路有哪些重要区别？20.设 X卜 卜=X o.X l X 2 X 3写出下列提问条件：(1)若使X

25、l/8,问x。，X i,X 2,X 3应满足什么条件?(2)若 使l/8)(2)F=B+BC+CA+AB+BC+CA2.用一片3 入 8 出译码器和必要逻辑门实现下列逻辑函数：=AC+ABC F2 AB+ABC F3 AC+AB3.试用T4193四位二进制同步可逆计算器构造如下图所示模14加法计数器。001000110100010101100111 1000tI1111 1110110111001011 101010014.分析图中时序逻辑电路，规定：(1)指出该电路是同步还是异步时序逻辑电路？属于Mealy模型还是Moore模型？(2)作出状态表（3）阐明电路逻辑功能Z5 .输入变量中无反变

26、量时，用与非门实现下列逻辑函数F (A,B,C,D)=g m (2,3,5,6)6 .分析下图给定组合逻辑电路，写出输出Pl,P2,P3,P4逻辑表达式，并写出输出F逻辑表达式。7 .由与非门构成某议案表决电路如下图所示，其 中A、B、C、D表达四个人，批准时用I表达，Z为1时表达议案通过。（1）分析电路，列出真值表，阐明议案通过状况共有几种；（2）分析A、B、C、D中谁权力最大。8 .已知基本RS触发器逻辑图如下，试填其功能表。沁R S9 .用卡诺图化简下面函数求出它最简与或表达式。F(A,B,C,。)=X(0 2 8,9,1 0,1 1,1 2,1 4)+工(5,7,1 3,1 5)1 0

27、 .下图中设初态QCQCQSQA=0 0 0 ，试分析该电路。_p Dlr-|P QA QB QC QDT TTL74161 O c-CP_CrLD A B C D I I l l iT X X X X1 1 .设计一种组合电路，用来判断输入四位8 4 2 1 B CD码 A,B,C,D 当其值不不大于或等于5时，输出为1,反之输出为0。1 2 .用代数法证明等式AB氐7 =A B +配1 3 .试用T 触发器和门电路构成时钟控制R-S 触发器。1 4 .设计一种组合逻辑电路，该电路输入端接受两个两位无符号二进制数A(A =A&)和 8(与8 0),当A =B时，输出F为 1,否则F为。试用适

28、当逻辑门构造出最简电路。数字逻辑复习题库参照答案四、简答题1 .逻辑代数与普通代数相似子处在于它们都是用字母表达变量，用代数式描述客观事物间关系，但不同之处是逻辑代数是描述客观事物间逻辑关系，逻辑函数表达式中逻辑变量取值和逻辑函数值都只有两个值，即 0、1。这两个值不具备数量大小意义，仅表达客观事物两种相反状态。2 .用逻辑门电路实现逻辑函数关系。化简变换用门电路实现33 .可以互相转换4 .用代数转换法求一种函数“最小项之和”形式，普通分为两步。第一步：将函数表达式变换成普通“与一或”表达式。第二步：重复使用x =x-(y+可将表达式中所有非最小项“与项”扩展成最小项。5.(l)n个变量卡诺

29、图由2 n次方个小方格构成，每个小方格代表一种最小项；(2)卡诺图上处在相邻、相对、相重位置小方格所代表最小项为相邻最小项。6.如果逻辑函数表达式是最小项之和形式，则只要在卡诺图上找出那些同给定逻辑函数包括最小项相相应小方格,并标以1,剩余小方格标以0,就得到该函数卡诺图。7.电路由门电路过程，不含记忆元件；输入信号是单项传播电路中不含反馈回路。8.二进制特点二进制数只有0和”两个数码，任何具备两个不同稳定状态元件都可用来表达I位二进制数。二进制运算规则简朴。二进制数数码0和1,可与逻辑代数中逻辑变量 假“和“真“相应起来。也就是说，可用一种逻辑变量来表达一种二进制数码。这样，在逻辑运算中可以

30、使用逻辑代数这一数学工具。9.机器数其符号与数值一起二进制代码化。10.由于无关最小项相应输入变量取值组合主线不会浮现，或者尽管也许浮现，但相应函数值是什么无关紧要。因止 匕，在变量这些取值下，函数可以任意取值0或1。11.最小项是一种特殊乘积项。设有一种n变量逻辑函数，在n个变量构成乘积项(“与”项)中每一种变量或以原变量或以反变量形式浮现一次，且仅浮现一次，这个乘积项称，为n个变量最小项。最大项是一种特殊和项。没有一种n变量逻辑函数，在n个变量构成和项(“或项)中，每一种变量或以原变量或以反变量形式浮现一次，且仅浮现一次，这个和项称为n个变量最大项。表达形式是唯一。12.卡诺图法直观但不适

31、合变量多函数化简。13.用”或非”门实现逻辑函数环节为：第一步：求出函数最简”或-与 表达式；第二步：将最简”或-与 表达式变换成”或非-或非”表达式；第三步：画出逻辑电路图。14.需要推敲逻辑电路设计思想，或者要更换逻辑电路某些组件，或者要评价它技术经济指标。这样，就规定咱们对给定逻辑电路进行分析。15.结论：与组合电路相比，时序电路输出不但与此时输入信号关于，还与电路本来状态关于。电路中具备存储文献。16.若一种相容类不是任何其他相容类子集时，则该相容类称为最大相容类。17.触发器具备如下两个基本性质：触发器有两个稳定工作状态，一种是”1状态，另一种是“0状态。当无外界信号作用时，触发器维

32、持本来稳定状态，并能长期保持下去；在一定外界信号作用下，触发器可以从一种稳定状态翻转为另-种稳定状态，并且在外界信号消失后，仍能保持更新后状态。18.在同步时序电路中，输入信号虽然有脉冲和电子两种形式，但是在同步时钟信号前沿或后沿控制下它们作用于电路后引起电路状态变化都是相似19.若勉励状态与二次状态不相似，则电路处在非稳定状态。20.由于X朴=xo.X1X2X3,要 X 0 时,必要 xo=0,此时由于 X=(l/2)xi+(l/4)x2+(l/8)x2,故：1.要X要/8时,Xo,Xi,X2,X3应满足：X。=0,且X苫2=1,即X”X2至少有一种为1；2.要 l/8Xl/2,xo,xi,

33、X2,X3 应 满 足:xo.xi=0,且 X2.X3=1;3.要X0时，必要x=l,注意到负数补码数值位是原码取反加1,故可得：要使 XTRS0000010110110111oCP14.解：思路：先用真值表描述电路输出和输入之间逻辑关系，然后写出输出函数表达式，经化简后选取适当逻辑门并画出逻辑电路图。（1）列出真值表并写出输出函数表达式：AIA oB iB oF00001000100010000110010000101101100011101000010010101011011011000110101110011111由真值表可写出输出函数原则与或表达式为：W A，4，4，综）=2 （0,510,15）（2）对函数化成最简或与式，贝I J：尸=（A+B XA+B+练*%+B）(3)依照所得到最简式做电路图:A瓦AB。B。F