2022年vhdl期末考试卷和复习提纲.pdf

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1、因为卷子带不出来，所以就抄了一些比拟重要的可能会错的题目，师弟师妹们可以用来参考。物理与电信工程学院2022/2022学 年（2）学期期末考试卷子 可编程逻辑系统设计卷子（A 卷）一I名词解析（别稚嫩地去背什么是ASIC、FPGA 了。TAT。此 题 10分呐）1、自上而下的设计方法2、时序逻辑电路二、填空题1、VHDL设计实体的根本结构由库、程序包、实体、结构体和配置组成。2、在 VHDL中，为目标变量赋值的符号是：=,程序中为信号赋值的符号是 =3、VH D L的三种描述方法是、，4、VHDL中有四种数据对象，分 别 为 常 数、变量、信号和文件三、选 择 题（一 共 10题，20分）1、

2、在 VHDL中 idata是一个信号，数据类型为stdogic_vector,指出下面错误的选项是（D）A、idata=00001 111B、idata=b 00001 111C、idata=x ABD、idata=B 212、在以下标识符中，（A）是 VHDL错误的标识符A.4h_addB.h_adde4C.h_adder_4D._h_adde3、在 VHDL的端口声明语句中，用（A）声明端口为输入方向。A、IN；B、OUT；C、INOUT；D、BUFFER4、以下表达式错误的选项是（A）A、CONSTANT Vcc:REAL:=0101”;B、CONSTANT DELY:TIME:=100

3、ns;C,CONSTANT FBUS:BIT_VECTOR:=0101”;D、CONSTANT CNT:INTEGER:=9;5、以下语句中，属于顺序语句的是0A、进程语句 B、IF 语句 C、元件例语句 D、条件赋值语句6、以下哪个语句是错误的（D）A、a=b AND c AND d AND eB、a=b OR c OR d OR eC、a=（b NAND c）NAND d）AND eD、a=b AND c OR d AND e四、改 错 题（2 题）1、A 的数据类型为INTEGER,B 的数据类型为STD_LOGIC。推断以下程序是否正确，如果错误请说明原因并改错。ARCHITECTUR

4、E test OF test ISBEGINB=A;END test;答：数据类型不用，要转化，自己看书怎么转化吧2、题目太长了没抄下来，考点是CASE语句中必须包含全部的可能性。题中是“00 ”01“10，少了“11。五、推断程序实验什么功能1、注意是同步还是异步复位跟置位。2、忘记了。=o 是个四位的带进位输入输出的加法器。七、使用IF 语句设计一个带有同步复位功能的8 位二进制加法计数器八、依据给出的真值表用VHDL言语描写具有使能端的38 译码器3-8译码器的真值表ena2ala0y1000000000011001000000101010000001001Oil000010001100

5、000100001101001000001110010000001111100000000X00000000library IEEE;use IEEE.std_logic_1164.aIl;use IEEE.std_logic_arith.aII;use IEEE.std_logic_unsigned.all;entity tri_eight isport(a:in std_Iogic_vector(2 downto 0);en:in std_logic;y:out std_logic_vector(7 downto 0)；end tri_eight;(2)architecture a of

6、tri_eight issignal sei:std_logic_vector(3 downto 0);(4)beginsel(O)=a(0);sel(l)=a(l);sel=a;sei=en;with sei selecty=00000001 when 1000,H00000010n when H100r“00000100“when 1010”,“00001000”when“00010000“when 1100”,”00100000”when H110r“01000000“when 1110”,“10000000 when 1111,H0000()000n when others;end a

7、;(9)(10)复习提要主要题型说明：名词解释填空题选择题推断题读程序：读程序，说明程序完成的功能；程序填空：给出一段程序，某些语句留空，要求读懂程序并在留空的位置填写适当的语句或注释。编写程序：依据要求编写完成某功能的程序。主要内容第一章概述了解传统的系统硬件设计方法，了解利用硬件描述言语的硬件电路设计方法，优势；第三章V H D L 言语程序的根本结构(1)了解VHDL言语程序的组成局部(2)了解各个组成局部的语法结构第 四 章 V H D L 言语的数据类型与运算操作符(1)了解VHDL言语的客体理解信号与变量的区别(2)VHDL言语的数据类型(3)数据类型的转换不同的数据类型不能进行运

8、算和直接代入。掌握常用的转换函数，如 由integer转为 std_logic_vector,或由 stdogic_vector 转为 integer。(4)VHDL言语的运算操作符逻辑运算符必须注意，运算符的左边和右边，以及代入信号的数据类型必须是相同的。在VHDL言语中，逻辑表达式的左右没有优先级差异，应加上括号确定运算顺序，当然也有例外。算术运算符并置运算符的应用第 五 章 V H D L 言语构造体的描述方法(1)了解构造体的三种描述方法：行为描述方法，存 放 器 传 输(RTL)描述方法，结构描述方法。(2)了解VHDL言语的两种延时类型：惯性延时和传输延时(3)了解和掌握结构化描述

9、语句：COMPONENT声明语句+元件例化语句元件例化语句：标号名：元件名PORT MAP(.)了解两种元件的端口信号映射方法：位置映射方法、名称映射方法第六章VHDL言语的主要描述语句1 1)顺序描述语句了解顺序描述语句的应用场合。了解VHDL中的主要顺序描述语句。掌握常用顺序语句的语法格式和应用等理解和掌握信号和变量的区别WAIT语句断言语句IF语句IF语句的3 种书写格式理解和应用IF语句的多项选择择操纵语句隐含的优先级关系。CASE语句CASE语句使用的考前须知LOOP语句并发语句了解VHDL中的主要并发语句易混淆：进程语句之间的并发性，进程内的语句的顺序性了解进程之间的通信是通过信号量而不是变量来完成的并发信号代入语句条件信号代入语句选择信号代入语句(3)其它语句和有关规定的说明了解VHDL中所使用的名字的命名规则(5)属性描述与定义语句了解VHDL中各种预定义的属性类型。(6)会利用主要描述语句编写典型的译码、编码、优先级编码等电路第八章根本逻辑电路设计(1)掌握各种根本组合电路设计重点掌握编、译码器和选择器的设计(2)掌握根本时序电路的设计掌握各种时钟边沿信号的描述掌握同步、异步复位描述掌握各种D 触发器的描述掌握JK触发器的描述掌握移位存放器的描述掌握同步计数器的设计说明：重点考查读VHDL程序和编写VHDL程序的能力。重点是组合电路以及时序电路。