(1.4.16)--3.4.2VHDL并行语句（2）20190810.ppt

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1、第3章 EDA技术设计与应用精讲3.4.2 VHDL并行语句（2）内容提要内容提要并行信号赋值语句：简单信号赋值语句；条件信号赋值语句；选择信号赋值语句。一、并行信号赋值语句概述并行信号赋值语句简单信号赋值语句选择信号赋值语句条件信号赋值语句这三种信号赋值语句的共同点：赋值目标必须都是信号，所有并行赋值语句在结构体内的执行是同时发生的。二、简单信号赋值语句并行简单信号赋值语句是VHDL并行语句结构的最基本的单元。信号赋值目标=表达式；式中，信号赋值目标的数据类型必须与赋值符号右边表达式的数据类型一致。三、条件信号赋值语句1条件信号赋值语句的表达方式：信号赋值目标=表达式1 WHEN 赋值条件1

2、 ELSE 表达式2 WHEN 赋值条件2 ELSE 表达式n；2与IF语句的比较在结构体中的条件信号赋值语句的功能与在进程中的IF语句相同。在执行条件信号赋值语句时，每一赋值条件是按书写的先后关系逐项测定的，一旦发现赋值条件为TRUE，就立即将表达式的值赋给赋值目标。3应用举例【例题】8线-3线优先编码器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY ENCODER IS PORT(A,B,C,D,E,F,G,H:IN STD_LOGIC;Y0,Y1,Y2:OUT STD_LOGIC)

3、;END ENTITY ENCODER;优先级最高ARCHITECTURE ART1 OF ENCODER IS SIGNAL SY:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN SY(2 DOWNTO 0)=111 WHEN H=1 ELSE 110 WHEN G=1 ELSE 101 WHEN F=1 ELSE 100 WHEN E=1 ELSE 011 WHEN D=1 ELSE 010 WHEN C=1 ELSE 001 WHEN B=1 ELSE 000 WHEN A=1 ELSE XXX;Y0=SY(0);Y1=SY(1);Y2=SY(2);END ARCH

4、ITECTURE ART1;条件赋值语句执行结束后，此时SY每一位都有值，再通过下面的赋值语句，将SY(0)，SY(1)，SY(2)分别赋给输出端口Y0,Y1,Y2以此类推-具有最高赋值优先级四、选择信号赋值语句1选择信号赋值语句格式如下：WITH 选择表达式 SELECT赋值目标信号=表达式1 WHEN 选择值1，表达式2 WHEN 选择值2，表达式n WHEN 选择值n；以此类推2选择信号赋值语句与CASE语句的比较（1）选择信号赋值语句本身不能在进程中应用，但其功能却与进程中的CASE语句的功能相似。CASE语句的执行依赖于进程中敏感信号的改变，而且要求CASE语句中各子句的条件不能有重

5、叠，必须包容所有的条件。（2）与CASE语句相类似，选择赋值语句对于子句条件选择值的测试具有同期性。因此，选择赋值语句不允许有条件重叠的现象，也不允许存在条件涵盖不全情况。3应用举例【例题】设计一个简化的指令译码器(接口如图所示)。对应于由A、B、C三个位构成的不同指令码，由DATA1和DATA2输入的两个值将进行不同的逻辑操作，并将结果从DATAOUT输出。图1 指令译码器DECODERLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DECODER IS PORT(A,B,C:IN

6、 STD_LOGIC;DATA1,DATA2:IN STD_LOGIC;DATAOUT:OUT STD_LOGIC);END ENTITY DECODER;ARCHITECTURE ART OF DECODER IS SIGNAL INSTRUCTION:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGIN INSTRUCTION=C&B&A;WITH INSTRUCTION SELECT DATAOUT=DATA1 AND DATA2 WHEN 000,DATA1 OR DATA2 WHEN 001,DATA1 NAND DATA2 WHEN 010,DATA1 NOR DATA2 WHEN 011,DATA1 XOR DATA2 WHEN 100,DATA1 XNOR DATA2 WHEN 101,Z WHEN OTHERS;END ARCHITECTURE ART;选择信号赋值语句以此类推-Z为高阻态