(1.4.15)--3.4.1VHDL并行语句（1）20190810.ppt

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1、第3章 EDA技术设计与应用精讲3.4.1 VHDL并行语句（1）内容提要内容提要并行语句：并行语句概述；进程语句。一、并行语句概述1在VHDL中，并行语句具有多种语句格式，各种并行语句在结构体中的执行是同步运行的，或者说是并行运行的，其执行方式与书写的顺序无关。2在执行中，并行语句之间可以有信息往来，也可以是互为独立、互不相关、异步运行的。每一并行语句内部的语句运行方式可以有两种不同的方式，即并行执行方式和顺序执行方式。图1 结构体中的并行语句模块3VHDL中的并行运行的含义：模块间的运行方式同时运行异步运行非同步运行等电路的工作方式组合逻辑运行方式同步逻辑运行方式异步逻辑运行方式等4并行语

2、句与顺序语句，往往互相包含、互为依存，它们是一个矛盾的统一体。例如：进程属于并行语句，而进程内部运行的都是顺序语句，而一个单句并行赋值语句，从表面上看是一条完整的并行语句，但实质上却是一条进程语句的缩影，它完全可以用一个相同功能的进程来替代。所不同的是，进程中必须列出所有的敏感信号，而单纯的并行赋值语句的敏感信号是隐性列出的。二、进程语句1进程(PROCESS)语句是最具VHDL语言特色的语句，因为它提供了一种用算法(顺序语句)描述硬件行为的方法。进程实际上是用顺序语句描述的一种进行过程，也就是说，进程用于描述顺序事件。一个结构体中可以有多个并行运行的进程结构，而每一个进程的内部结构却是由一系

3、列顺序语句来构成的。PROCESS结构中既可以有时序逻辑的描述，也可以有组合逻辑的描述，它们都可以用顺序语句来表达。2PROCESS语句格式进程标号：PROCESS(敏感信号参数表)IS 进程说明部分；BEGIN 顺序描述语句；END PROCESS进程标号；当进程中定义的任一敏感信号发生更新时，由顺序语句定义的行为就要重复执行一次。但当遇到WAIT语句时，执行过程将被有条件地终止，即所谓的挂起。一个结构体中可含有多个PROCESS结构，每一PROCESS结构对于其敏感信号参数表中定义的任一敏感参量的变化，每个进程可以在任何时刻被激活(或者称为启动)。所有被激活的进程都是并行运行的，这就是为什

4、么PROCESS结构本身是并行语句的道理。3PROCESS语句组成PROCESS语句结构进程说明部分顺序描述语句部分敏感信号参数表-包括数据类型、常数、属性、子程序等，但不允许定义信号和共享变量。-需列出启动本进程要读入的信号名。信号赋值语句变量赋值语句进程启动语句子程序调用语句顺序描述语句进程跳出语句4进程语句设计要点(1)同一结构体中的进程之间是并行运行的，但同一进程中的逻辑描述语句则是顺序运行的。(2)进程的激活必须由敏感信号表中定义的敏感信号的变化来启动，否则必须由一个显式的WAIT语句来激活。(3)结构体中多个进程之所以能并行运行，一个很重要的原因就是进程之间的通信是通过传递信号和共

5、享变量值来实现的。(4)综合后对应于进程的硬件结构，对进程中的所有可读入信号都是敏感的，而在VHDL行为仿真中并非如此，除非将所有的读入信号列为敏感信号。5应用举例【例题】十进制加法计数器之一 CNT10A。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10A IS PORT(CLR:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);CNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY

6、CNT10A;-打开重载程序包ARCHITECTURE ART OF CNT10A IS BEGIN PROCESS(DIN,CLR)IS BEGIN IF(CLR=1 OR DIN=1001)THEN CNT=0000;ELSE CNT=DIN+1;END IF;END PROCESS;END ARCHITECTURE ART;描述十进制加法器的进程-使用了重载运算符+由于该进程无时钟控制信号，它是一个组合逻辑电路，因此对计数的结果CNT无记忆功能。图1 组合电路型十进制加法器CNT10A综合后的RTL硬件结构图这个加法器只能对输入值作加1操作，却不能将加1后的值保存起来。【例题】十进制加法

7、计数器之二 CNT10B。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10B IS PORT(CLR:IN STD_LOGIC;CLK:IN STD_LOGIC;CNT:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);END ENTITY CNT10B;l如果要使加法器有累加作用，则必须引入时序元件来储存相加后的值。l下面的十进制加法器CNT10B，在进程中增加了一条WAIT语句，使此语句后的信号赋值有了寄存的功能，从而使综合后的电路变成时序电路。A

8、RCHITECTURE ART OF CNT10B IS BEGIN PROCESS IS BEGIN WAIT UNTIL CLKEVENT AND CLK=1;IF(CLR=1 OR CNT=9)THEN CNT=0000;ELSE CNT=CNT+1;END IF;END PROCESS;END ARCHITECTURE ART;描述十进制加法器的进程由于该进程增加了一个时钟控制信号CLK;它是一个时序逻辑电路，具有记忆功能，可对计数的结果CNT进行累加，其累加的间隔为CLK的周期。-等待CLK的上升沿图2 时序电路型十进制加法器CNT10B综合后的RTL硬件结构图(增加了D触发器)CNT10B的RTL图与CNT10A的RTL图的惟一区别是增加了四个D触发器，用于加1值后的储存；对于原来的4位外输入值，则由四个D触发器的储存值反馈来替代，整个加法操作只需加入时钟脉冲即可。总结：综合后的进程语句所对应的硬件逻辑模块的工作方式可以是组合逻辑方式的，也可以是时序逻辑方式的。