(2.4)--第3章 EDA技术及应用精讲总结复习2.ppt

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1、第3章 EDA技术及应用精讲总结复习23.3 VHDL顺序语句课前测试题3 3、变量赋值目标、变量赋值目标=赋值源；其中指向左边的双箭头赋值源；其中指向左边的双箭头(=(”“=”不是操作符，它相当于不是操作符，它相当于“THEN”“THEN”的作用。的作用。该说法：该说法：A A、正确；、正确；B B、错误。、错误。答案：答案：A A。5 5、FORFOR循环语句和循环语句和WHILEWHILE循环语句可以实现同样的功能，其区别是：循环语句可以实现同样的功能，其区别是：FORFOR语句的语句的循环次数未知，而循环次数未知，而WHILEWHILE语句的循环次数已知。语句的循环次数已知。该说法：该

2、说法：A A、正确；、正确；B B、错误。、错误。答案：答案：B B。6 6、语句语句WAIT UNTIL ENABLE =1WAIT UNTIL ENABLE =1表示表示ENABLEENABLE的（的（）。A A、高电平；、高电平；B B、上升沿。、上升沿。答案：答案：B B。1 1、根据语句执行顺序，、根据语句执行顺序，VHDLVHDL可分为顺序语句和并行语句两种，但从本质上来可分为顺序语句和并行语句两种，但从本质上来讲，所有语句都是并行运行的。讲，所有语句都是并行运行的。以上说法：以上说法：A A、正确；、正确；B B、错误。、错误。答案：答案：A A。内容提要内容提要赋值语句：赋值语

3、句功能；信号和变量赋值；赋值目标。3.3.1 VHDL顺序语句（1）二、信号和变量赋值1赋值语句有两种，即信号赋值语句和变量赋值语句：（1）变量赋值目标:=赋值源；其中冒号加等号（:=）作为一个整体，称之为变量赋值符号。（2）信号赋值目标=赋值源；其中指向左边的双箭头（=）作为一个整体，称之为信号赋值符号。一、赋值语句功能就是将一个值或一个表达式的运算结果传递给某一数据对象，如信号或变量，或由此组成的数组。2变量赋值与信号赋值的区别：（1）变量具有局部特征，它的有效性只局限于所定义的一个进程中，或一个子程序中。信号具有全局性特征，它不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通

4、过信号与其他的实体进行通信。（2）变量的赋值是立即发生的，即是一种时间延迟为零的赋值行为。而信号的赋值过程总是有某种延时的，它反映了硬件系统并不是立即发生的，它发生在一个进程结束时。3当在同一进程中，同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值源的赋值，其前面相同的赋值目标则不作任何变化。4信号与变量赋值的区别示例LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY VSEXAMPLE IS PORT(A1,B1,C1:IN STD_LOGIC_VECTOR(1 DOW

5、NTO 0);A2,B2,C2:IN STD_LOGIC_VECTOR(1 DOWNTO 0);X1,Y1:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);X2,Y2:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);END ENTITY VSEXAMPLE;实体说明ARCHITECTURE ART OF VSEXAMPLE IS SIGNAL D1:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN P1:PROCESS(A1,B1,C1)IS BEGIN D1=A1;X1=B1+D1;D1=C1;Y1=B1+D1;END PROCESS

6、P1;-信号D1两次赋值中的最后一次赋值，故该处做赋值操作-信号D1两次赋值中的非最后一次赋值，故不做赋值操作-信号D1的值为最后一次的赋值C1，故X1等于B1+C1-信号D1的值为最后一次的赋值C1，故Y1等于B1+C1 P2:PROCESS(A2,B2,C2)IS VARIABLE D2:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN D2:=A2;X2=B2+D2;D2:=C2;Y2=B2+D2;END PROCESS P2;END ARCHITECTURE ART;-变量D2的第一次赋值，立即做赋值操作，D2等于A2-变量D2的值为A2，故X2等于B2+A2-变量

7、D2的第二次赋值，立即做赋值操作，D2等于C2-变量D2的值为C2，故Y2等于B2+C2图1 示例综合后的RTL电路结构图SIGNAL D1:.;.P1:PROCESS(A1,B1,C1)IS BEGIN D1=A1;X1=B1+D1;D1=C1;Y1=B1+D1;END PROCESS P1;P2:PROCESS(A2,B2,C2)IS VARIABLE D2:.;BEGIN D2:=A2;X2=B2+D2;D2:=C2;Y2=B2+D2;END PROCESS P2;三、赋值目标1标识符赋值目标：以简单的标识符作为被赋值的信号或变量名。2数组单元素赋值目标：数组类信号或变量名(下标名)-下

8、标名可以是一个具体的数字，也可以是一个文字表示的数字名，它的取值范围在该数组元素个数范围内。下标名若是未明确表示取值的文字(不可计算值)，则在综合时，将耗用较多的硬件资源，且一般情况下不能被综合。3段下标元素赋值目标：数组类信号或变量名(下标1 TO/DOWNTO 下标2)必须用具体数值表示，其数值范围必须在所定义的数组下标范围内从低到高/从高到低【例题】下标的排序示例VARIABLE A，B：STD_LOGIC_VECTOR(1 TO 4);A(1 TO 2):=10;A(4 DOWNTO 1):=1011;-等效于A(1):=1，A(2):=0-等效于A(4):=1，A(3):=0，A(2

9、):=1，A(1):=14集合块赋值目标：以一个集合的方式来赋值的。对目标中的每个元素进行赋值的方式有两种，即位置关联赋值方式和名字关联赋值方式。SIGNAL A,B,C,D:STD_LOGIC;SIGNAL S:STD_LOGIC_VECTOR(1 TO 4);VARIABLE E,F:STD_LOGIC;VARIABLE G:STD_LOGIC_VECTOR(1 TO 2);VARIABLE H:STD_LOGIC_VECTOR(1 TO 4);S=(0,1,0,0);(A,B,C,D)E，4=F，2=G(1)，1=G(2)：=H;【例题】对元素赋值示例。-表示将A=0；B=1；C=0；D

10、=0，是位置关联赋值-表示G(2):=H(1)；G(1):=H(2)；E:=H(3)；F:=H(4)，是名字关联赋值内容提要内容提要转向控制语句：IF条件语句；CASE选择语句；LOOP循环语句。3.3.2 VHDL顺序语句（2）一、IF条件语句1语句功能：IF语句，是一种条件语句，它根据语句中所设置的一种或多种条件，有选择地执行指定的顺序语句。2语句结构：IF 条件句1 THEN 顺序语句1；ELSIF 条件句2 THEN 顺序语句2；ELSE 顺序语句3；END IF；3应用举例例题：用VHDL设计一个选择器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL

11、;ENTITY EXAMPLE IS PORT(A,B,C:IN BOOLEAN;Y:OUT BOOLEAN);END ENTITY EXAMPLE;ARCHITECTURE ART OF EXAMPLE IS BEGIN PROCESS(A,B,C)IS VARIABLE N:BOOLEAN;BEGIN IF A THEN N:=B;ELSE N:=C;END IF;Y=N;END PROCESS;END ARCHITECTURE ART;A=TRUE图1 示例的硬件实现电路例题：8线-3线优先编码器。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTI

12、TY CODER IS PORT(SR:IN STD_LOGIC_VECTOR(0 TO 7);SC:OUT STD_LOGIC_VECTOR(0 TO 2);END ENTITY CODER;因此输入SR(7)的优先级最高。IF_THEN_ELSIF语句中顺序语句的执行条件具有向上相与的功能，有的逻辑设计恰好需要这种功能。IF_THEN_ELSIF语句ARCHITECTURE ART OF CODER IS BEGIN PROCESS(SR)IS BEGIN IF(SR(7)=0)THEN SC=000;ELSIF(SR(6)=0)THEN SC=100;ELSIF(SR(5)=0)THEN

13、 SC=010;ELSIF(SR(4)=0)THEN SC=110;ELSIF(SR(3)=0)THEN SC=001;ELSIF(SR(2)=0)THEN SC=101;ELSIF(SR(1)=0)THEN SC=011;ELSE SC顺序语句1；WHEN 选择值2 =顺序语句2；WHEN OTHERS =顺序语句n；END CASE；注意：条件句中的“=”不是操作符，它只相当于“THEN”的作用。选择值表达方式单个普通数值，数值选择范围，并列数值，混合方式，如4。如(2 TO 4)，表示取值2、3或4。如3|5，表示取值为3或者5。以上三种方式的混合。3使用CASE语句的注意事项：(1)条

14、件句中的选择值必须在表达式的取值范围内。(2)除非所有条件句中的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示。它代表已给的所有条件句中未能列出的其他可能的取值，这样可以避免综合器插入不必要的寄存器。(3)CASE语句中每一条语句的选择只能出现一次，不能有相同选择值的条件语句出现。为什么每一条语句的选择只能出现一次呢？如果每一条语句的选择可能出现多次，意味着同1个值会出现不同的语句，也就是经过逻辑综合后，会出现不同的硬件，这与我们VHDL设计，必须保证硬件的唯一性是相违背的。(4)CASE语句执行中必须选中，且只能选中所列条件语句中的一条。这表

15、明CASE语句中至少要包含一个条件语句。4CASE语句与IF语句的区别：（1）CASE语句组的程序可读性比较好，这是因为它把条件中所有可能出现的情况全部列出来了，执行过程更接近于并行方式；而IF语句需要逐项条件顺序比较。（2）一般地，对相同的逻辑功能，CASE语句综合后将耗用更多的硬件资源，但是有的逻辑用CASE语句无法描述，只能用IF语句来描述。这是因为IF_THEN_ELSIF语句具有条件相与的功能和自动将逻辑值“-”包括进去的功能(逻辑值“-”有利于逻辑化简)，而CASE语句只有条件相或的功能。5应用举例例题：用CASE语句描述4选1多路信号选择器。LIBRARY IEEE;USE IE

16、EE.STD_LOGIC_1164.ALL;ENTITY MUX41A IS PORT(S1,S2:IN STD_LOGIC;A,B,C,D:IN STD_LOGIC;Z:OUT STD_LOGIC);END ENTITY MUX41A;实体说明-输入信号-选择控制信号-选择器的输出信号ARCHITECTURE ART OF MUX41A IS SIGNAL S:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN SZZZZZ=X;END CASE;END PROCESS;END ARCHITECTURE ART;-其合并的目的是为了方便后续的选择控制必需的三、LOOP循环语

17、句1语句功能：LOOP语句就是循环语句，它可以使所包含的一组顺序语句被循环执行，其执行次数可由设定的循环参数决定，循环的方式由 NEXT和EXIT语句来控制。2语句格式：（1）LOOP格式LOOP 标号：重复模式 LOOP 顺序语句；END LOOPLOOP 标号；（2）重复模式LOOP 标号：FOR 循环变量 IN 循环次数范围 LOOP LOOP 标号：WHILE 循环控制条件 LOOP 重复模式有两种：WHILE 和FOR，格式分别为：-重复次数已知-重复次数未知（3）循环方式循环方式由NEXT和EXIT语句控制。EXIT语句格式与NEXT 语句的格式和操作功能非常相似，惟一的区别是NE

18、XT语句是跳向LOOP 语句的起始点，而EXIT语句则是跳向LOOP语句的终点。其语句格式为NEXT/EXIT LOOP 标号 WHEN 条件表达式；当LOOP 标号缺省时，则执行NEXT 语句时，即刻无条件终止当前的循环，跳回到本次循环LOOP语句的开始处，开始下一次循环；否则跳转到指定标号的LOOP语句开始处，重新开始执行循环操作。若WHEN子句出现并且条件表达式的值为TRUE，则执行NEXT语句，进入跳转操作；否则继续向下执行。3应用举例【例题】FOR循环语句的使用。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOOPEXP IS PO

19、RT(A:IN BIT_VECTOR(0 TO 3);Y:OUT BIT_VECTOR(0 TO 3);END ENTITY LOOPEXP;ARCHITECTURE ART OF LOOPEXP IS BEGIN PROCESS(A)IS VARIABLE B:BIT;BEGIN B:=1;FOR I IN 0 TO 3 LOOP B:=A(3-I)AND B;Y(I)=B;END LOOP;END PROCESS;END ARCHITECTURE ART;【例题】WHILE循环语句的使用。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY WHI

20、LEEXP IS PORT(A:IN BIT_VECTOR(0 TO 3);Y:OUT BIT_VECTOR(0 TO 3);END ENTITY WHILEEXP;ARCHITECTURE ART OF WHILEEXP IS BEGIN PROCESS(A)IS VARIABLE B:BIT;VARIABLE I:INTEGER RANGE 0 TO 3;BEGIN I:=0;WHILE I3 LOOP B:=A(2-I)AND B;Y(I)=B;I:=I+1;END LOOP;END PROCESS;END ARCHITECTURE ART;a)FOR循环语句对应的硬件电路b)WHILE

21、循环语句对应的硬件电路 图2 FOR循环语句和WHILE循环语句使用实例对应的硬件电路FOR循环语句和WHILE循环语句可以实现同样的功能。内容提要内容提要其它顺序语句：等待语句；返回语句；空操作语句。3.3.3 VHDL顺序语句（3）一、等待语句1WAIT语句功能在进程中(包括过程中)，当执行到WAIT等待语句时，运行程序将被挂起(Suspension)，直到满足此语句设置的结束挂起条件后，才重新开始执行进程或过程中的程序。但VHDL规定，已列出敏感量的进程中不能使用任何形式的WAIT语句。2WAIT语句格式WAIT ON 信号表 UNTIL 条件表达式 FOR 时间表达式；（1）单独的WA

22、IT，即未设置停止挂起条件的表达式，表示永远挂起。（2）“WAIT ON 信号表”称为敏感信号等待语句，在信号表中列出的信号是等待语句的敏感信号。当处于等待状态时，敏感信号的任何变化(如从01或从10的变化)将结束挂起，再次启动进程。例如：WAIT ON S1，S2；-表示当S1或S2中任一信号发生改变时，就恢复执行WAIT语句之后的语句（3）“WAIT UNTIL 条件表达式”称为条件等待语句该语句将把进程挂起，直到条件表达式中所含信号发生了改变，并且条件表达式为真时，进程才能脱离挂起状态，继续执行WAIT语句之后的语句。3WAIT应用举例【例题】WAIT语句的两种表达方式。(a)WAIT

23、UNTIL 结构 WAIT UNTIL ENABLE =1;(b)WAIT ON结构 LOOP WAIT ON ENABLE;EXIT WHEN ENABLE =1;END LOOP;以上两种WAIT表达方式是等效的。由以上脱离挂起状态、重新启动进程的两个条件可知，本例结束挂起所需满足的条件，实际上是一个信号的上跳沿。因为当满足所有条件后ENABLE为1，可推知ENABLE一定是由0变化来的。4可综合的WAIT语句一般地，只有WAIT UNTIL格式的等待语句可以被综合器接受。WAIT UNTIL语句有以下三种表达方式：WAIT UNTIL 信号=VALUE；WAIT UNTIL 信号 EVE

24、NT AND 信号=VALUE；WAIT UNTIL NOT 信号 STABLE AND 信号=VALUE；-以下四条WAIT语句所设的进程启动条件都是时钟CLOCK的上升沿。WAIT UNTIL CLOCK=1;WAIT UNTIL RISING_EDGE(CLOCK);WAIT UNTIL NOT CLOCK STABLE AND CLOCK=1;WAIT UNTIL CLOCK EVENT AND CLOCK=1;【例题】可预置校验对比值的四位奇偶校验电路。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY QOXY IS PORT(CLOCK

25、:IN STD_LOGIC;KZD:IN STD_LOGIC;YZZ:IN STD_LOGIC;DATA:IN STD_LOGIC_VECTOR(0 TO 3);XYJG:OUT BOOLEAN);END ENTITY QOXY;-控制时钟信号输入端-预置校验值的输入与比较控制端-预置校验值输入端-校验值输入端-校验结果输出端ARCHITECTURE ART OF QOXY IS SIGNAL S1:STD_LOGIC;BEGIN PROCESS IS VARIABLE V1:STD_LOGIC;BEGIN WAIT UNTIL CLOCKEVENT AND CLOCK=1;IF KZD=1

26、THEN FIRST:S1=YZZ;END IF;V1:=0;FOR I IN DATARANGE LOOP V1:=V1 XOR DATA(I);END LOOP;SECOND:XYJG TMP:=REGA AND REGB；WHEN 101=TMP:=REGA OR REGB；WHEN 110=TMP:=NOT REGA；WHEN OTHERS=NULL/TMP:=REGA;END CASE；-若使用NULL，则执行空操作，若使用特定语句TMP:=REGA，则执行特定操作，保证硬件的唯一性。内容提要内容提要其它顺序语句和说明：属性描述与定义；文本文件操作；断言语句；报告语句；决断函数。3.

27、3.4 VHDL顺序语句（4）一、属性描述与定义1VHDL的属性：VHDL某一项目的特定特征，通常可以用一个值或一个表达式来表示。通过VHDL的预定义属性描述语句，就可以对某一特定项目的某些特征进行使用。2VHDL中可以具有属性的项目有：类型、子类型；过程、函数；信号、变量、常量；实体、结构体、配置、程序包；元件；语句标号。3属性的值与对象的值完全不同，在任一给定的时刻，一个对象只能具有一个值，但却可以具有多个属性。4综合器支持的预定义属性有：LEFT、RIGHT、HIGH、LOW、RANGE、REVERSE_RANGE、LENGTH、EVENT和STABLE等。5预定义属性描述语句实际上是一

28、个内部预定义函数，其语句格式是：属性测试项目名 属性标识符6用户定义属性属性与属性值的定义格式如下：（1）ATTRIBUTE 属性名：数据类型；（2）ATTRIBUTE 属性名 OF 对象名：对象类型 IS 值；VHDL综合器和仿真器通常使用自定义的属性实现一些特殊的功能。由综合器和仿真器支持的一些特殊的属性一般都包括在EDA工具厂商的程序包里。7应用举例【例题1】EVENT属性的使用。PROCESS(CLOCK)IS IF(CLOCKEVENT AND CLOCK=1)THEN Q=DATA;END IF;END PROCESS;当时钟上升沿来到时，将立即执行赋值语句将数据DATA传送到输出

29、Q其中EVENT是事件属性，也就是在一个极小的时间段内，测试CLOCK的电平是否发生变化。如果在时间段内，CLOCK由0变成1或由1变成0，则都认为发生了事件。如果CLOCK发生了变化，并且CLOCK=1，就表示CLOCK的上升沿，如右图所示。CLOCK010【例题2】数据区间类属性的使用。SIGNAL RANGE1：IN STD_LOGIC_VECTOR(0 TO 7);FOR I IN RANGE1RANGE LOOP 数据区间类属性 RANGE(N)，是对属性项目取值区间进行测试，返回的内容是一个区间。例题中的FOR_LOOP语句与语句“FOR I IN 0 TO 7 LOOP”的功能是

30、一样的，这说明RANGE1 RANGE返回的区间即为位矢RANGE1定义的元素范围。-FUNCTION DELTA IS ACTUALLY AN ARITHMATIC SHIFT RIGHT FUNCTION DELTA(ARG:SIGNED;CNT:NATURAL)RETURN SIGNED ISVARIABLE TMP:SIGNED(ARGRANGE);CONSTANT LO:INTEGER:=ARGHIGH-CNT+1;BEGINFOR N IN ARGHIGH DOWNTO LO LOOP TMP(N):=ARG(ARGHIGH);END LOOP;FOR N IN ARGHIGH-C

31、NT DOWNTO 0 LOOP TMP(N):=ARG(N+CNT);END LOOP;RETURN TMP;END FUNCTION DELTA;函数DELTA的定义该函数的功能就是根据输入ARG和CNT求解ARG/2CNT，具体求解方法是通过将ARG算术右移CNT位的方式来实现，-将右移后空余各位补符号位-TMP的数据右移的CNT位【例题3】数据区间类属性的使用。图1 DELTA函数的有关参数的含义及移位操作操作示意图其中图中上面是ARG移位前的数位分布及移位操作的有关参数要求，下面是ARG移位之后的结果及有关操作的说明。二、文本文件操作1在完成较大的VHDL程序仿真时，需要调用STD.

32、TEXTIO程序包中的子程序，对文本文件进行读、写等操作。在完成较大的VHDL程序的仿真时，可以将仿真时输入信号所需要的数据用文本编辑器写到一个磁盘文件中，然后在VHDL程序的仿真驱动信号生成模块中调用STD.TEXTIO程序包中的子程序，读取文件中的数据。仿真的结果或中间数据也可以用STD.TEXTIO程序包中提供的子程序保存在文本文件中，这对复杂的VHDL设计的仿真尤为重要。2STD.TEXTIO程序包中主要有四个过程用于文件操作，即READ、READLINE、WRITE和WRITELINE。这些子程序都被多次重载以适应各种情况，实用中请参考VHDL仿真器给出的STD.TEXTIO源程序获

33、取详细的信息。三、断言语句断言(ASSERT)语句判断指定的条件是否为TRUE，如果为FALSE则报告（REPORT）错误。语句格式是：ASSERT 条件表达式 REPORT 字符串 SEVERITY 错误等级SEVERITY_LEVEL；其中SEVERITY_LEVEL的可能值有四种：NOTE注意（可以用在仿真时传递提示信息，需要引起注意）WARNING警告（仿真过程仍可继续，但结果可能是不可预知的）ERROR出错（用在仿真过程继续执行下去已经不可能的情况）FAILUR失败（用在发生了致命错误，仿真过程必须立即停止的情况）四、报告语句报告(REPORT)语句格式如下：REPORT 字符串；R

34、EPORT 字符串 SEVERITY SEVERITY_LEVEL；在VHDL93标准中，REPORT语句相当于前面省略了ASSERT语句，而在1987标准中不能单独使用REPORT语句。图1 TEXTIO程序包中有关ASSERT、REPORT等语句的使用五、决断函数决断(RESOLUTION)函数定义了当一个信号有多个驱动源时，以什么样的方式将这些驱动源的值决断为一个单一的值。决断函数用于声明一个决断信号。通常决断函数只在VHDL仿真时使用，但许多综合器支持预定义的几种决断信号。图2 STD_LOGIC_1164程序包中RESOLUTION函数的定义3 3、除非所有条件句中的选择值能完整覆盖

35、、除非所有条件句中的选择值能完整覆盖CASECASE语句中表达式的取值，否则最语句中表达式的取值，否则最末一个条件句中的选择必须用末一个条件句中的选择必须用“OTHERS”“OTHERS”表示。表示。该说法：该说法：A A、正确；、正确；B B、错误。、错误。答案：答案：A A。2 2、若、若D1D1定义为信号，下述定义为信号，下述P1P1进程执行后的进程执行后的X1X1赋值的正确表达式为（赋值的正确表达式为（）。）。A A、X1=B1+A1X1=B1+A1；B B、X1=B1+C1X1=B1+C1。P1:PROCESS(A1,B1,C1)IS P1:PROCESS(A1,B1,C1)IS B

36、EGINBEGIN D1=A1;D1=A1;X1=B1+D1;X1=B1+D1;D1=C1;Y1=B1+D1;D1=C1;Y1=B1+D1;END END PROCESS P1;PROCESS P1;答案：答案：B B。课后测试题1 1、下面、下面“信号赋值信号赋值”正确的是（正确的是（）。）。A A、当在同一进程中，信号的赋、当在同一进程中，信号的赋值有一定的延迟，因而同一信号赋值目标有多个赋值源时，信号赋值目标值有一定的延迟，因而同一信号赋值目标有多个赋值源时，信号赋值目标获得的是最后一个赋值源的赋值；获得的是最后一个赋值源的赋值；B B、信号的赋值是立即执行的，多次赋、信号的赋值是立即执

37、行的，多次赋值的话，则其值多次刷新。值的话，则其值多次刷新。答案：答案：A A。7 7、假若假若PHIPHI是一个角度的弧度数矢量，则是一个角度的弧度数矢量，则下面说法不正确的是（下面说法不正确的是（）。）。A A、PHIHIGHIPHIHIGHI表示表示PHIPHI的最高位；的最高位；B B、PHIHIGHIPHIHIGHI表示表示PHIPHI的符号位；的符号位；C C、PHIHIGHIPHIHIGHI表示表示PHIPHI的最左边位；的最左边位；D D、PHIHIGHPHIHIGH的值一定为的值一定为1 1。4 4、一般情况下，只有、一般情况下，只有WAIT UNTILWAIT UNTIL格

38、式的等待语句可以被综合器接受。格式的等待语句可以被综合器接受。该说法：该说法：A A、正确；、正确；B B、错误。、错误。5 5、对于返回语句，当表达式缺省时，只能用于过程，并不返回任何值；当有、对于返回语句，当表达式缺省时，只能用于过程，并不返回任何值；当有表达式时，只能用于函数，并且必须返回一个值。表达式时，只能用于函数，并且必须返回一个值。该说法：该说法：A A、正确；、正确；B B、错误。、错误。6 6、属性的值与对象的值完全不同，在任一给定的时刻，一个对象只能具有一、属性的值与对象的值完全不同，在任一给定的时刻，一个对象只能具有一个个属性属性，但却可以具有多个，但却可以具有多个值值。该说法：该说法：A A、正确；、正确；B B、错误。、错误。答案：答案：D D。答案：答案：A A。答案：答案：A A。答案：答案：B B。课后测试题