(1.5.3)--4.3 PWM信号发生器的设计20190816.ppt

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1、第4章 EDA技术设计与应用提高4.3 PWM信号发生器的设计内容提要内容提要 PWM信号发生器的设计：系统设计思路；VHDL程序设计；仿真结果验证；硬件逻辑验证。一、系统设计思路1脉冲宽度调制PWM，就是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术。PWM从处理器到被控系统信号都是数字式的，可将噪声影响降到最小，因此广泛应用在测量、通信和功率控制与变换的许多领域中。PWM控制技术就是对脉冲的宽度进行调制的技术，即通过对一系列脉冲的宽度进行调制，来等效的获得所需要的波形。2一种PWM信号发生器的组成逻辑图：图1 一种PWM信号发生器组成逻辑图两个完全相同的、可自加载的加法计数

2、器系统的工作原理：图1 一种PWM信号发生器组成逻辑图LD=1时LD=0时当计数到8位二进制计数器的最大值255（也就是28-1）时CAO从0变为1Q=0CAO从1变为0Q=0LD=1系统的工作原理：图1 一种PWM信号发生器组成逻辑图LD=0U2从初始值B开始进行计数U1进行初始值A的装载系统的工作原理：图1 一种PWM信号发生器组成逻辑图当计数到8位二进制计数器的最大值255（也就是28-1）时CAO从0变为1Q=1LD=0U1从初始值A开始进行计数U2从进行初始值B的装载LD=1系统的工作原理：图1 一种PWM信号发生器组成逻辑图如此计数器U1和U2周期性地交替进行计数和装载，实现了计数

3、初始值的自加载，从而构成数控分频器，分频器的占空比由计数器的初始值A和B确定。3如果将初始值可预置的加法计数器的溢出信号，作为本计数器的初始预置加载信号LD，则可构成计数初始值自加载方式的加法计数器，从而构成数控分频器。图1 一种PWM信号发生器组成逻辑图D触发器的一个重要功能就是均匀输出信号的占空比，提高驱动能力。二、VHDL源程序1)8位可自加载加法计数器的源程序LCNT8.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LCNT8 IS-8位可自加载加法计数器 PORT(CLK,LD:IN STD_LOGIC;D:IN INTEGER

4、 RANGE 0 TO 255;CAO:OUT STD_LOGIC);END ENTITY LCNT8;-工作时钟/预置值加载信号-8位分频预置数-计数溢出输出ARCHITECTURE ART OF LCNT8 IS SIGNAL COUNT:INTEGER RANGE 0 TO 255;BEGIN PROCESS(CLK，LD)IS BEGIN IF CLKEVENT AND CLK=1 THEN IF LD=1 THEN COUNT=D;-LD为高电平时加载预置数 ELSE COUNT=COUNT+1;END IF;-否则继续计数 END IF;END PROCESS;PROCESS(CL

5、K,COUNT)IS BEGIN IF CLKEVENT AND CLK=1 THEN -去毛刺 IF COUNT=255 THEN CAO=1;ELSE CAOCLK,LD=LD1,D=A,CAO=CAO1);-名字关联 U2:LCNT8 PORT MAP(CLK=CLK,LD=LD2,D=B,CAO=CAO2);-名字关联 PROCESS(CAO1,CAO2)IS -D触发器电路的描述 BEGIN IF CAO1=1 THEN SPWM=0;ELSIF CAO2EVENT AND CAO2=1 THEN SPWM=1;END IF;END PROCESS;LD1=NOT SPWM;LD2=

6、SPWM;PWM=SPWM;END ARCHITECTURE ART;元件例化语句将两个8位可自加载加法计数器与系统及系统中的模块的输入、输出进行了关联；输入D恒等于1的D触发器-通过信号SPWM与系统的输入端口LD1、LD2和输出端口PWM建立了连接关系特别注意:由于U2计数器的进位信号CAO的数据流向定义为输出OUT而不是BUFFER，同时CAO又要反馈到输入端LD1和LD2，因此不能直接接到输出端口PWM，而需要增加1个中间连线信号SPWM。三、仿真结果验证图2 PWM的时序仿真结果从输入和输出数据的分析可知，仿真结果是正确的，并且随着计数器的初始值A和B的变化，输出信号的占空比是可调的。如果我们把LCNT8中的控制进位输出并去毛刺进程中的同步控制时钟CLK去掉，只保留“IF COUNT=255 THEN CAO=1;ELSE CAO=0;END IF;”，则会发现输出的PWM波形，有时会出现毛刺。四、硬件逻辑验证使用GW48系列EDA实验开发系统或其他EDA实验开发系统进行硬件逻辑验证。进行硬件验证的的方法为：通过按键分别输入不同的控制高电平信号脉宽的预置数和控制低电平信号脉宽的预置数，改变输入时钟信号CLK的频率，可利用示波器观察波形随预置数的变化而变化的情况。在没有示波器时，“CLK”可接低频率信号，然后接通扬声器，通过声音音调的变化来了解输出频率的变化。