Verilog期末实验报告—波形发生器.docx

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1、-一、试验目的使用 Verilog 软件编写四种波形任意发生器的源代码，用 modelsim 软件进展仿真测试，进一步强化 Verilog，modelsim 软件的编程力量为进一步的编程学习打下良好的根底。二、试验原理2.1 该任意波形发生器要实现三个功能：1通过计数器并结合拼接操作产生四种波形正弦波，方波，三角波1，三角波形的 5 位数据地址。2.设定 ROM 中对应波形地址地址的 8 位数值，将全部波形数值存储到 ROM 中。3.设定 2 位的波形选择开关端口。波形选择2bit正弦波0000000111clk地址发生器3bit0-7reset方波 data7:0三角波 1010000111

2、1三角波 2图 1 整体设计方案100001011111000111112.2 四种波形要在一个周期内等间隔取 8 个点，定义对应的数据，以下图为示意图， 由于编程序需要，数据会进展相应的修改。.z.-y正弦波方波11-1yy三角波 111*8三角波 2*0808图 2 四种波形一个周期内的取样示意图2.3 四种波形数据地址对应的数据的存储器 ROM依据示意图，由于实际状况需要，将正弦波平移至*轴以上，并将全部波形的峰峰值取大 100 倍。下表 1 是 ROM 存储器波形选择地址取样点的地址 ROM 数据000001710000120000010171正弦波000111000010029001

3、01000110290011110001000001001001010001010111000100方波0110110001110100.z.-011111001000001000101001033100116710100100101016710110331011101100001100150110101001101115011100200111011331111067表 111ROM 存储器1110三角波 1三角波 2三、试验内容3.1 任意波形发生器 verilog 程序代码：module wave(data,clk,add1，reset);/顶层模块端口定义output7:0data;i

4、nput clk,reset; input1:0 addr1; Wire1:0 addr1;wire clk,reset;/输入输出变量定义ADDR 4(addr,clk,addr1,reset);/地址发生器模块调用rom 1(addr,data);/ROM 存储器模块调用endmodulemodule ADDR(addr,clk,addr1,reset);.z.output4:0 addr; input clk,reset; wire clk,reset; reg2:0 addr2; wire1:0 addr1; reg4:0 addr;initial addr2=3”b000; /定义计

5、数初值always (posedge clk or posedge reset)/每当有 clk,或 reset 信号开启程序beginif(reset) beginaddr2=0;/同步复位addr=7)/addr2 计数至 7 时，addr2 复位beginaddr2=0; endelse beginaddr2=addr2+1;/addr2 由 0 至 7 计数addr=addr1,addr2;/addr1 与 addr2 地址拼接为 addr 的最终地址end endendmodulemodule rom(addr,data);/数据存储器模块input4:0 addr;output7:

6、0 data;function6:0 romout;/定义函数，存储 32 个波形取样点地址的数据input4:0 addr;reg4:0 addr; wire7:0 data;case(addr)/依据不同地址，得到不同数据。0 : romout =171 ;1 : romout =200 ;2 : romout =171 ;3 : romout =100 ;4 : romout =29 ;5 : romout =0 ;6 : romout =29 ;7 : romout =100 ;8 : romout =0 ;9 : romout =0 ;10 : romout =0 ;11 : rom

7、out =0 ; 12 : romout =100 ; 13 : romout =100 ; 14 : romout =100 ; 15 : romout =100 ; 16 : romout =0 ; 17 : romout =0 ; 18 : romout =33 ; 19 : romout =67 ; 20 : romout =100 ; 21 : romout =67 ; 22 : romout =33 ; 23 : romout =0 ; 24 : romout =0 ; 25 : romout =50 ; 26 : romout =100 ; 27 : romout =150 ;

8、28 : romout =200 ; 29 : romout =133 ; 30 : romout =67 ; 31 : romout =0 ;default : romout = 8”h*;endcase endfunctionassign data = romout(addr); endmodule3.2 verilog 在 quartus 软件仿真截图将代码输入后，建立波形文件，定义输入输出端口后进展仿真。3.2.1 正弦波示意图：将两位波形选择端设置为 00，得出正弦波示意图 2图 23.2.2.方波示意图：将两位波形选择端设置为 01，得出方波示意图 3图 33.2.3 三角波 1

9、示意图：将两位波形选择端设置为 10，得出三角波 1 示意图 4图 43.2.4.三角波 2 示意图:将两位波形选择端设置为 11，得出三角波 2 示意图 5图 53.2.5 结论：由上面的四个波形截图可知，在一个周期内，通过不同的波形选择端掌握，该程序实现了根本的任意波形产生的功能，产生了正确的波形数据，说明代码编写正确。-3.3 modelsim 任意波形发生器测试程序仿真3.3.1 任意波形发生器测试程序代码。timescale 1ns/1nsinclude “wave.v“module wave_tp;/测试模块的名字reg reset,clk;reg1:0 addr1; /测试输入信

10、号addr1 定义为reg 型wire7:0 data; /测试输出信号data 定义为wire 型parameter dely=100;wave fourwave(data,clk,reset,addr1);/调用测试对象always #(dely/2) clk=clk;initial beginreset=1;clk=0;addr1=0;#(dely*200) reset=0;/延迟 200dely 后先进展复位#(dely*200) addr1=2”b00;/延迟 200dely 后测试出正弦波#(dely*200) addr1=2”b01;/延迟 200dely 后测试出方波#(del

11、y*200) addr1=2”b10;/延迟 200dely 后测试出三角波 1 #(dely*200) addr1=2”b11;/延迟 200dely 后测试出三角波 2 #(dely*200) $finish;/end endmodule3.3.2 modelsim 测试程序仿真截图将测试程序代码与源程序代码一起输入后进展编译，显示波形如下： 正弦波测试图 6：将波形输出格式设为模拟形式，可以看出正弦波的测试图图 6.z.-方波测试图 7：将波形输出格式设为离散输出形式，可以看出方波的测试图 7图 7三角波 1 测试图 8：将波形输出格式设为模拟形式，可以看出三角波 1 的测试图 8图 8

12、三角波 2 测试图 9：将波形输出格式设为模拟形式，可以看出三角波 2 的测试图 9图 93.3.3.总结由上面的四个测试波形截图可知，在一个周期内，通过不同的波形选择端掌握， 该程序实现了根本的任意波形产生的功能，产生了正确的试验波形，说明代码编写正确。四、试验总结4.1 遇到的问题和对应的解决措施：（1） 编程过程中没有留意端口定义过程，没有正确理解wire 与 reg 类型的区分。导致出错解决方法：输出端口应设为可变的 wire 类型。（2） 一开头拼接操作用错了地方，用在了 ROM 内部，导致错误。解决方法： 应用在加法计数操作后。（3） 波形数据初值有负数，无法正确显示数字。解决方法

13、：将波形数据平移至*轴以上即可显示正确的波形数据（4） 一开头我是用拼接操作，有错误，无法正确显示波形数据解决方法：通.z.过 case 语句输入波形选择addr1 端口，成功显示了波形。4.2 收获：通过这次期末试验，虽然花了较多时间，遇到了很多的难题，但让我进一步生疏了 Verilog 语言的使用，具体了解了整个程序的设计和仿真过程，独立思考并通过很多的调试，摸索和优化试验程序，最终完成试验，熬炼了我设计 verilog 程序力量，格外感谢*春平教师的指导和其他同学的帮助。本课程综合性较强，在试验中涉及了本学期多个学问点： always 语句； initial 语句；ifelse 语句；case 语句；传递函数 assign；function 说明语句，但都属于我们能把握的根底内容，很好地促进了我们进一步学习的激情和自信念。