垂直双栅MOSFET的性能设计和仿真分析.docx

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1、垂直双栅 MOSFET 的性能设计和仿真分析李青; 王昊鹏; 荆发标【期刊名称】电子设计工程【年(卷),期】2023(027)020【总页数】5 页(P36-39,44)【关键词】垂直 MOSFET; 掺杂效应; 平面 MOSFET; 电介质容器; 短沟道效应【作 者】李青; 王昊鹏; 荆发标【作者单位】中国人民 31432 部队 辽宁沈阳 110071【正文语种】中 文【中图分类】V279将 CMOS 技术应用到纳米领域中，需要抑制大量的短沟道效应SCE。为研制纳米级的 CMOS，基于硅柱侧壁的垂直 MOSFET 越来越多地替代标准平面MOSFET1-3。掌握栅长度即单位硅面积上的高驱动电流

2、和组装密度的解耦通道长度。承受光刻法时，依据国际半导体技术进展路线图ITRS4，基于掌握栅长度的优势，垂直双栅 MOSFET 及其四周的栅构造将成为把 CMOS 技术的应用范围扩展到 45 nm 领域的主要设备。在比较平面 MOSFET 和垂直 MOSFET 的性能时，掺杂效应是需要考虑的关键参数之一。垂直 MOSFET 构造通常承受无掺杂的主体，由于无掺杂的垂直 MOSEFT 可以避开掺杂物的波动效应，从而避开阈值电压和驱动电流的变化5。由于没有损消耗用，垂直 MOSFET 中的无掺杂主体可以提高载流子迁移率，大大有助于有效电场迁移率的降低6。然而，没有主体掺杂作为调整阈值电压的工具，无掺杂

3、的垂直 MOSEFT 需要依靠栅功函数来实现多个阈值电压在芯片上的集成，因此需要开发可调的金属栅技术，以满足双栅 DG 垂直 MOSFET 的需求。但由于上技术的困难，带有可调功函数的金属栅还没有被集成在双栅 MOSFET 上7-8，因此目前双栅垂直 MOSFET 仍旧设置主体掺杂， 以便供给适当的阈值电压。电介质容器DP可以限制掺杂物集中并掌握 SCE 的阈值电压VT，已经广泛应用于平面9和垂直 MOSFET 中10-11，然而外延过程12对光刻的要求很苛刻，且与 CMOS 不兼容。本文依据垂直 MOSFET 的构造，设计了一种型垂直双栅 MOSFET 设备，并通过仿真评估了其在主体掺杂中的

4、效果。性能评估结果显示与传统平面 MOSFET 和电介质容器DP的影响相比， 本文的设计可适用于纳米级领域。1 设备构造和模型建立模拟仿真所用的垂直 MOSFET 构造13如图 1 所示，图中标注了双栅局部、源极漏极、通道长度Lg、氧化层厚度tox、主体通道和设备各局部的规格，其主要成份材料为硅，双栅局部材料为多晶硅，栅氧化层材料为二氧化硅，源极漏极材料为导体。由图 1 可见电极线可以确保左右栅处于接触状态。假设该设备具有统一的掺杂分布系统和适用的 n 型漏极、n 型源极、n 型双栅和 p 型主体，分别集中在 11020cm-3，11020cm-3，11021cm-3 和 3.51018cm-

5、3 的区域上。DP 连接在漏极末端，图中未显示。图 1 垂直 MOSFET 构造为计算电器设备的状态数值，需要基于物理方法建立相应的模型。该模型需要实现迁徙率的计算、载流子生成及重组、载体统计、碰撞电离和隧穿模型。承受逆温层流淌模型14关心横向场，也就是 MOSFET 的硅/二氧化硅界面上垂直方向的场E。通过在高纵向的速度饱和场，即与源极漏极方向到硅/二氧化硅界面平行的方向场 E，结合 SRHShockley-Read-Hall复合确定载流子寿命模型。由于半导体存在禁带宽度，该复合模型在设计中还需考虑声子转换效应，并假设有31010C 的接口固定氧化物电荷供n 型多晶硅栅使用。本文承受基于简化

6、玻耳兹曼统计的漂移集中运输模型进展载体设备争论的数值计算。2 主体掺杂效应分析为进展主体掺杂效应分析，需要考虑 3 种主体掺杂：低掺杂NA=11018cm- 3，中掺杂NA=21018cm-3和高掺杂NA=3.51018cm-3。随着主体掺杂的降低，VT 的值也将降低，先从 0.56 V 的高掺杂降低为 0.36 V 的中掺杂， 最终降为 0.15 V 的低掺杂主体。然而，削减掺杂最终会增加泄漏电流，先从 2pA/mm 上升到 7 nA/mm，最终上升到 80 A/mm，如图 2 所示。尽管如此，驱动电流的增加值分别稳定在 7 A/mm 到 10 A/mm 和 7 A/mm 到 1 A/mm

7、之间，其影响因素包括掺杂的增加、外表迁移率的降低、栅静电势观测效果的改善和设备泄漏电流可控性的提高。随着掺杂水平降低，载流子迁移率将会增加，因此泄漏电流也将大幅上升。图 2 不同掺杂水平下漏极驱动电流和阈值电压的阈下特征变化在双栅构造的影响下，漏极饱和电流IDsat增加，如图 3 所示。尽管 IDsat 高于低掺杂水平，但要到达 IOFF=80 mA/mm 的程度是不行能的。高掺杂亚阈值的电压为 89 mV/十进位，中掺杂为 83 mV/十进位，而低掺杂则大幅增加到 110 mV/十进位。因此，为了获得较高的驱动电流，同时保持适度的泄漏电流并掌握SCE 的增加，主体掺杂的优化值是格外重要的15

8、。假设不能掌握这些相关参数， 设计的晶体管就不能在系统总备用电源所在的集成电路上工作。图 3 双栅构造低掺杂水平下的漏极饱和电流输出特性3 比较分析平面和垂直 MOSFET 依靠兼容工艺参数来维护有效比照。通道和源极/漏极掺杂的参数分别为 51018cm-3 和 11020cm-3，结深度在 100 nm 到 120 nm 之间。使用 tox 为 5 nm 且硅体厚度 tsi 为 136 nm 的设备时，绝缘膜的电导系数可以无视不计。在扩展垂直 MOSFET 的通道长度时，干蚀刻过程中硅柱的高度从 200 nm 变为300 nm ，加上固定厚度约为 97 nm 的氮化硅，通道长度需要 100

9、nm 到 50 nm。相比之下，在扩展平面 MOSFET 的 Lg 时，多晶硅栅极长度需要在源极/漏极离子注入前进展相应的扩展。这一过程中，蚀刻栅极长度的准确性格外关键，需要高精度的光刻过程，同时限制光的波长。在硅柱高度为 0.22 m 的垂直 MOSFET 中， 50 nm 的通道长度对光刻精度的要求较少，使用一般光刻便可实现设备需求，而不需要使用昂贵的电子束光刻技术。Lg 高于 50 nm 时平面和垂直 MOSFET 的 VT 衰减特征如图 4 所示，显示了设备的 VT 和通道长度。随着 Lg 降低，VT 由于短沟道效应SCE而削减。但相比垂直设备，平面设备的 VT 衰减幅度较大，这是由于

10、垂直通道两侧的双栅构造加强了通道的静电掌握，即使通道扩展到 50 nm 仍能实现有效调控。泄漏电流IOFF定义为设备在低漏极电压VDS和 VGS=0 V 时提取的漏极电流。漏极区域中的反向偏压 p-n 结对保证晶体管的状态稳定格外重要。值得留意到是，为支持芯片系统SOC，每个芯片中晶体管的数量都是单调递增的。图 4 Lg 高于 50 nm 时平面和垂直 MOSFET 的 VT 衰减特征图 5 平面和垂直 MOSFET 的漏极泄漏电流 IOFF平面和垂直 MOSFET 的漏极泄漏电流 IOFF 如图 5 所示，比较了垂直和平面设备的上述各参数值在通道削减到 50 nm 时的变化曲线。在主体掺杂一

11、样的状况下， 不管垂直还是平面设备，当通道削减到 50 nm 时，都能观看到现明显的 SCE。但与平面设备相比，垂直 MOSFET 构造模式的泄漏电流更低。当 Lg 削减到 50 nm 时，平面 MOSFET 的 IOFF 上升到比垂直 MOSFET 高出 20 倍。在 50 nm 处，平面和垂直 MOSFET 的 IOFF 分别为 2.310-11/m 和 1.4710-13/m。因此，相比平面设备中的 DRAM 和 SRAM 电路等应用程序，垂直通道设备可以确保较低的 IOFF 值，这是垂直设备的优势之一。4 电介质容器DP分析DP 大大降低了大面积寄生双极型晶体管PBT在垂直构造中的影响

12、。通过阻挡漏极掺杂质的侵入削减电容量冲槽效应的影响，同时削减电荷安排效应和漏极反向偏压，以便改善阈值电压掌握16。有 DP 和没有 DP 的垂直 MOSFET 亚阈值特征比照方图 6 所示，显示了有电介质容器和没有电介质容器的垂直 MOSFET 阈下和传输特性的比照，Lg=50 nm，tox=5 nm，NA=11018cm-3。不管有没有电介质容器，设备都显示了良好的开关特性，但在漏极电压 VDS=0.1 V 和 1.0 V 时， 有 DP 的设备在截止状态下的泄漏电流 IOFF 低于没有 DP 的设备。在 VGS=0 V和 VDS=0.1 V 时，DP 设备的 IOFF 为 9.6310-1

13、5A/mm，而没有 DP 的设备IOFF=4.5710-14A/mm。其缘由可能是电介质容器四周的漏极端反向偏压 PN 结处的电场大量削减，而电场的降低将导致泄漏电流削减，这是由于泄漏电流是在反向偏压主体漏极 PN 结的主体漏极耗尽区产生的17。同时可以观看到 DP 设备中的 DIBL 效应也较低，在 DP 设备中 DIBL 为 144 mV/V，而没有 DP 的设备中 DIBL 增加到 177 mV/V。这些结果说明 SCE 的抑制是需要 DP 构造的。图 6 有 DP 和没有 DP 的垂直 MOSFET 亚阈值特征比照Lg=100 nm 时，有 DP 和无 DP 的垂直 MOSFET 输出

14、特性如图 7 所示，其中VGS 分别为 2.2 V，3.3 V 和 4.4 V。由图可见有 DP 设备的驱动电流明显高于无DP 设备。由于 DP 的存在，漏极区域四周反向偏压 PN 结处较高的电场大幅下降。漏极端降低的电场 E 增加了通道中的载流子迁移率 ，并最终提高了漂移速度 ， 其关系式为其中，q 为电荷， 是碰撞之间的平均自由时间，m*为载体有效质量。相比无 DP设备，有 DP 设备中载体速度的增加将使饱和速度更高。图 7 有 DP 和无 DP 的垂直 MOSFET 输出特性比照5 结论通过对垂直更换门VRGMOSFET 构造的主体掺杂效果分析觉察，掌握 SCE 需要更高的主体掺杂，这将

15、削减载流子迁移率并导致驱动电流降低。相比之下，主体掺杂的低值最终将导致驱动电流和泄漏电流上升。因此，为了获得较高的驱动电流， 同时保持适度的泄漏电流并掌握 SCE 的加剧，主体掺杂的优化是格外重要的。借助 NA=2.01018cm-3 的中等主体掺杂可获得符合模拟 VRG 装置构造要求的相关参量：VT=0.36 V，IOFF=7 nA/mm，SubVT=83 mV/十进位，ION=10 A/mm。与平面 MOSFET 相比，双栅DG垂直 MOSFET 的性能更为优越。DG 构造的硅柱具有较好的静电栅掌握通道，可使垂直 MOSFET 的栅长度削减到50 nm。分析说明，垂直 MOSFET 的泄漏

16、电流低了二十个单位，漏极饱和电流增大了 3 倍，亚阈值摇摆几乎到达抱负值。在硅柱上结合电介质容器DP的创设计具有较高的反向偏压 PN 结电场，可将泄漏电流降到最小，同时降低源极和漏极之间的电荷共享效应，在势垒区供给更好的栅掌握效果。【相关文献】1 胡世林，孙凯，郝明媚.433 MHz CMOS 功率放大器设计J.电子设计工程，2023，255:158-161.2 黄建强，何伟伟，陈静，等.SOI MOSFET 背栅总剂量辐射效应电流模型J.电子设计工程， 2023，255:142-145，149.3 丛诗力.毫米波 CMOS 晶体管建模技术争论D.成都：电子科技大学，2023.4 Intern

17、ational Roadmap for Semiconductor 2023 ITRS，2023-Process Integration， device and structurePIDSEB/OL. :/.5 陈仕豪.利用内部侧壁绝缘层制程改善及优化围绕式闸极电晶体特性D.成功大学电机资讯学院， 2023.6 姜珊珊.Hf 基高 k 栅介质的界面调控及 MOS 器件性能优化D.合肥：安徽大学，2023. 7LeiShen，ShaoyanDi，LongxiangYin，et al.Impact of crystal orientation and surface scattering on D

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