Verilog-全加器上机实验报告.docx

《Verilog-全加器上机实验报告.docx》由会员分享，可在线阅读，更多相关《Verilog-全加器上机实验报告.docx（4页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、西安邮电擘院基于Verilog的HDL设计基础实验报告通信与信息工程学院通信工程专业名称：2010年11月24日实验题目 全加器一、实验内容对一位二进制全加器的设计与验证；再对其进行综合生成网表文件；然后 进行后仿真。二、技术规范1、输入引脚：a, b, c_in；输出引脚：sum, c_outo2、功能：这是一位二进制全加器。a,b为输入的两个二进制加数，c_in 为低位向本位的借位，sum为全加和，c_out为本位向高位的进位。三、实验步骤1、在modulesim软件中进行两个一位二进制数的全加器的设计与验证，直 到运行结果全部正确；2、在Quartus软件中对刚刚完成的计数器进行综合，生

2、成网表文件；3、在modulesim软件中对计数器进行进行后仿真。四、源代码1 .设计模块：.module Count4 (sum, c_out, a, b, c_in);output 3:0 sum;output c_out;input 3:0 a, b;input c_in;wire cl, c2, c3;Count CaO(sum0, cl, a0, b0, c_in);Count Cal (suml, c2, al, bl, cl);Count Ca2(sum2, c3, a2, b2, c2);Count Ca3(sum3, c_out, a3, b3, c3); Endmodule

3、module Count (sum, c_out, a, b, c_in);output sum, c_out;input a, b, c_in;wire si, cl, c2;xor (si, a, b);and (cl, a, b);xor (sum, si, c_in);and(c2, si, c_in);xor (c_out, c2, cl);endmodule2 .激励模块：module jili;reg 3:0 A, B;reg C_IN;wire 3:0 SUM ;wire COUT;Count4 CT_4 (SUM, C_OUT, A, B, C_IN);initialbegi

4、n$monitor($time,，zA=%b, B=%b, C_IN=%b, - C_OUT=%b, SUM二%bn，A, B, C_IN, C_OUT, SUM); end initialbeginA二4 dO;B=4 dO;C_IN=rbO;# 5 A=4d3; B=4d4;# 5 A=4d2;B=4d5;# 5 A=4 d9; B=4 d9;# 5 A=4dlO;B=4dl5;# 5 A二4dlO;B=4d5;C_IN=lbl;endendmodule五、仿真结果及分析i/SIM 3 run0A=0000,B =0000zCJN =0,C_0 U T =0zS U M =00005A=0

5、5 LB =0100.CJN=0Z-C_0 U T =05 UM=011110A=0010zB =0101XJN=0-C_0 U T =0zS UM=011115A=1 OOLB =1001.CJN=0-C_O UT=LSUM =0010 2aA=1010zB =1111ZCJ N =0z-c_0 UT=1ZSUM=1001 25A=1010,B=010LC IN=1Z-C OUT=LSUM=OOQOM ModelSim SE PLUS 6.1fFile Edit View Format Compile Simulate Add Tools Window Help口百猫与：甚电鼠M2七i拗笨嗯

6、 与窿/IS f I O I 100 ns i ElEtEH眄小公盟蟹 Contains:+,一 +一 十一 +一 打+?jj_j 胤 Library 福 sim 刑Workspace =：= dH d? X jName-work vital2000 ieee modelsim_lib std std_developersk synopsys verilog2 iili v | jj Count, v | JJ Count4.v | 回 wave |O)/jili/A1010/jili/B0101/jili/C_IN1/jili/SUM0000St1111 wave - default(000

7、010011 I0010fwoi Ihow(oooo i(0100 I(0101100111110101100000111001010011五、调试情况，设计技巧及体会1、程序调试：开始时程序一直都编译不出来，总是出现错误，认真修改后，总算是编译成功了, 但在SIMULATE时又出现错误？ ！在同学的帮助下，经过认真的改正，最终修改 正确运行成功。之后进行前仿真和形成网表。最后进行在modulesim软件中对计 数器进行进行后仿真2、后仿真：后防真时要注意文件的扩展名及储存路径。尽量保持存储文件名一致。3、综合.在进行综合生成网表前一定要熟悉掌握每一个选项和步骤。不会的查书看 最后在同学的帮助下终于搞定了。