智力竞赛抢答器设计毕业设计.docx

《智力竞赛抢答器设计毕业设计.docx》由会员分享，可在线阅读，更多相关《智力竞赛抢答器设计毕业设计.docx（21页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、业设计-CAL-FENGHAI-(202END IF;TMPA:=GWYUZHI;TMPB:二 SWYUZHI;BELL=0;STAY:=O;ELSIF EN=1ANDSTAY=O,THENIF FLAG=1THENTMPA:= “OOOO”;TMPB:=OOOO”；END IF;IFTMPA=,OOOOH THENTMPA:=1001;IFTMPBOOOO THENSTAY:=1,;FINISH:=1,;N=N+1;IFSWYUZHI=OOOOH THENTMPB:=1OO1,;BELL=,1,;ELSETMPB:=SWYUZHI;TMPA:=GWYUZHI;BELL=,1,;END IF;

2、ELSE TMPB:=TMPB-“0001”;BELL=0;END IF;ELSE TMPA:=TMPA-,0001; BELL=O;END IF;ELSIF STAY=1AND FINISH=1,THENN=N+1;IF N=4 THENBELL=O,;N=O;FINISH:=,O,;END IF;ELSIF EN=OTHENSTAY=。；END IF;END IF;QA=TMPA; QB=TMPB;ITCCSn i Pawkww*CLR低电平有效，当CLR为高电平时，电路不工作。当CLR为低电平时开 始计时。如没人抢答，时间到后发出提示音。如有人抢答，答题时间到后，发 出提示音。输入：QA

3、个位，QB十位，输出：TA个位，TB十位。如仿真图所示，当计时复位信号CLR=1时，模块输出信号QA=OOOO , QB=OOOO。当预置数控制信号LDN=1可通过TA来调整QA, TA来一次高电平， 则QA的数值就加1；用TB来调整QB,通过这两个调整信号可调整参赛者答题 所需要的时间。在CLR=O, LDN=O,EN=1时，通过时钟信号CLK的上升沿来进行 到计时。通过分析，仿真完全符合预期所要达到的结果。报警模块的设计与实现报警器的设订主要是来提醒观众倒计时的开始和结束，哪位选手进行了抢 答，在这几种情况下蜂鸣器会发出2-3秒的鸣叫，便于更好的判别比赛的情 况。此模块和抢答鉴别模块、计时

4、模块、蜂鸣器相连，用以实现其功能。该系统输入信号有系统时钟信号CLK,组别输入信号CHOS,输出信号 SPEAK,用以连接蜂鸣器来进行报警。如仿真图所示，当CHOS=0001即A组抢答时，蜂鸣器SPEAK=1进行2-3秒 的鸣叫，通过分析，仿真完全符合预期所要达到的结果。VHDL部分源程序如 T：IFCHOS=0000 THENN=0; SAVE=0;ELSIF CLKEVENT AND CLK=1THENIF N SAVE=1;N SAVE=1;N SAVE=1;N SAVE=1;N NULL;END CASE;ELSESAVE=,0,;END IF;END IF;SPEAKDOUT7DOU

5、T7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7=0010000”；WHEN OTHERS=D0UT7二”1111111”；N MmvTfv Ia TTIBm ： Rrrfr 2”、 wvtf l22iFnttI ,图4-4译码显示模块仿真图YMQ计分模块的设计与实现在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即 可，但是随着计数数目的增加，要将计数数目分解成十进制并进行译码显示分 变得越来越麻烦。因此为了减少译码显示的麻烦，一般是将一个大的进制数分 解成数个十进制以内的时制数，计数器串级连接。但随着位数的增加，电路的 接口增加因此本设计采用IF语句从低往高判

6、断是否有进位，以采取相应的操 作，而且由于设计要求加减分均为10的倍数故而可以将个位一直设为0,这样 既减少了接口，又大大地简化了设计。VHDL部分源程序如下：IF (ADDEVENT AND ADD=,1,) THENIF RSTr THENPOINTS_A2:=,0001; POINTS_A1:=0000;POINTS_B2:=,0001,; POINTS_B1:=,0000;POINTS_C2:=0001n; POINTS_C1:=,0000;POINTS_D2:=,0001,; POINTS_D1:=,0000,1;ELSIFCHOS=0001, THENIF POINTS_A1=,1

7、001 THENROINTS_A1:=0000;IF POINTS_A2=,1001, THENPOINTSAZWOOOO”；ELSEPOINTS_A2:=POINTS_A2+,1,;END IF;ELSEPOINTS A1:=POINTS Al+l1;END IF;ELSIFCHOS=0010 THENIF POINTS_B1=,1001, THENPOINTS_B1:=,0000;IF POINTS_B2=,1001H THENPOINTS_B2:=,0000;ELSEPOINTS B2:=POINTS B2+T;END IF;ELSEPOINTS B1:=POINTS Bl+l;END

8、IF;ELSIFCHOS=H0100 THENIF POINTS_C1=H1001, THENPOINTS_C1:=0000”；IF POINTS_C2=H1001H THENPOINTS_C2:=,0000;ELSEPOINTS_C2:=POINTS_C2+T;END IF;ELSEPOINTS C1:=POINTS Cl+l;END IF;ELSIFCHOS=,1000 THENIF POINTS_D1=,1001, THENPOINTS Dl:=,0000H;IF POINTS_D2=,1001 THENPOINTS D2:=,0000H;ELSEPOINTS_D2:=POINTS_D2

9、+T;END IF;ELSEPOINTS_D1:=POINTS_D1+1,;END IF;END IF;END IF;AA2=POINTS_A2; AA1=POINTS_A1; AA0=0000;BB2=POINTS_B2; BB1=POINTS_B1; BB0=,0000;CC2=POINTS_C2; CC1=POINTS_C1; CC0=,0000;DD2=POINTS_D2; DD1=POINTS_D1; DD0=0000,;图4-5记分模块仿真图JFQ初始分数为100分，当ADD经过第一个上升沿时，CHOS 3输出高电 平，则对应的给D加上10分。5硬件调试总模块仿真结果在quartu

10、s II上对总的源程序进行仿真如下图所示:引脚锁定进行引脚锁定如下图所示:itottvr-M3HgCrj，QM_B2JIujmB：jfapWlXN_M32eis)8 zZ”3b3:JkAf &3B3加)，.gy*ZQi9ut*njJB1J11Z.gyhXQCMputf Qmjii14V(dF%j3 lujtitipLnovt.叽733缸也丫143：3RJQXSVfMrfl姐3u5：Wee3B3M1d刈 fJS Mr1 M.f?Ci*rWJR2rid图5-2引脚锁定图程序下载引脚锁定完以后，就可以进行程序下载了，程序下载完就可以进行硬件仿 真，仿真结果如下：当按下RET时，按下一个开关确定是几组

11、抢答成功，抢答成功后，蜂鸣器 报警，此时主持人可以按下倒计时开关，倒计时时间到后，蜂鸣器会报警，如 果提前回答完毕，可以按下STOP开关，停止倒计时。6总结按照任务要求，我们设计出的抢答器具备抢答鉴别、倒计时、数码管显 示、报警提示等多种功能。本抢答器能够准确判断出第一位抢答者，并且通过 数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者。根据不同比赛的需 要，主持人可以预设一定的回答限制时间，让抢答者在规定时间内答题，主持 人根据答题结果评出最终赢家。设计制作过程中遇到的问题及解决方案：1 .VHDL语法使用不规范：当我们编写软件程序的时，遇到了编译错误。细心阅读max+plus2错误提 示

12、和所编写的程序后发现是因为VHDL语法使用错误。最后经过翻阅EDA课 本，熟悉相关语法后将其改正。2 .抢答器项目设计规模过大，与现有CPLD芯片不匹配：按照我们最初的设计方案来设计的话，抢答器还可以实现计分功能。但是 当我们编写好程序后，一经编译就会出现工程与器件无法适配的问题。查找原 因后发现是因为数码管显示分数功能占用芯片引脚过多，芯片无法匹配。最终 我们在总设计中去掉了计分功能，从而适配成功。3 .引脚锁定不完整，最终编译无法通过：处理了之前出现的几个问题后，在最后编译时未通过。细致查看了错误提 示，发现是个别管脚未锁定的原因。我们最终把各个管脚锁定号码一一检查了 一遍，从而通过了编译

13、。本设计有以下几个可以改进的地方：1 .预使本抢答器具有计分功能，可以使用引脚更多的CPLD芯片，即使用更 多的数码管来实时显示每个抢答选手的得分情况。2 .现有的声响提示模块发出的提示声音比较单调，不能满足现在的抢答比 赛要求。通过适当添加几种语音芯片，就可以让蜂鸣器在不同的情况下发出美 妙的声响，能为比赛增添不少乐趣。3 .在现有设计基础上使用无线电或红外技术，还可以使本项目升级为无线 智能抢答器。在这次设计中，我花了不少的时间，其中有苦也有泪。苦的是我付出了不 少的汗水，乐的是在付出的过程中我得到了许多，也学会了许多。因为一个人的能力毕竟有限，在设计方面难免会出现这样那样的错误，但 正是

14、这些错误促进了我的进步。根据电路的特点，我用层次化结构化设计概 念，将此项设计任务分成若干模块，规定每一模块的功能和各模块之间的接 口，然后再将各模块合起来联试，这培养了我们合作的精神，同时加深了层次 化设计的概念。在这次课程设计中，我真正体会到了知识的重要性。在设计的 过程中，遇到问题我会先独立思考，到自己不能解决的时候我就会和同学讨 论，实在解决不了我就会向指导老师请教，应该说从功能的实现到流程图的绘 制，从程序的编写到程序的检查，从程序的调试到实验报告的写作，其间每一 个过程都凝聚着大家对我的帮助。最后，在设计的过程中我进一步养成了软件设计的方法，完成一个项目的 的程序，进一步了解了设计

15、的步骤，进一步加深了对EDA这门课的理解，增强 了以后学习的兴趣，为以后的工作积累了一定的经验。7参考文献潘松，黄继业. EDA技术实用教程.第二版.M.北京：科学出版社，2005.龚尚福.微机原理与接口技术.第二版. M西安：西安电子科技大学出版社， 2008.边计年，薛宏熙.用VHDL设计电子线路.清华大学出版社，2000李伟英，谢完成.基于EDA技术的抢答器的设计与实现【J】科学技术与实现， (11).谭会生,瞿遂存.EDA技术综合应用实例与分析【M】.西安:西安电子科技大学 出版社，2004.侯伯亨，顾新.VHDL硬件描述语言与数字逻辑电路设计.西安：西安电子科 技大学出版社，1997

16、常青，陈辉煌.可变成专用集成电路及其应用与设计实践经验.北京：国防 工业出版社，19988张千里，陈光英.网络安全新技术M.北京：人民邮电出版社，20031前言12方案设计与论证23软件介绍4QuartusII 简介4QuartusII数字系统开发流程44单元模块电路的设计和实现6抢答鉴别模块的设计与实现6计时模块的设计与实现7报警模块的设计与实现9译码显示模块的设计与实现10计分模块的设计与实现105硬件调试14总模块仿真结果14引脚锁定14程序下载146结论157参考文献178附录188附录智力抢答器VHDL源程序:library ieee;use qd isport(rst,clk,sz

17、stop:in stdjogic;sO,sLs2,s3:in stdjogic;states:buffer std_logic_vector(3 downto 0);warn:out stdjogic;ta,tb:buffer stdjogic_vector(3 downto 0);void:out stdjogic);end qd;architecture qd of qd issignal st:stdjogic_vector(3 downto 0);signal co:std_logic;beginql:process(rst,clk,sO, sl,s2,s3)beginif rst=O

18、, thenvoid=C;st=0000”；elsif clkevent and clk=l thenif (sO=l or st(O)=l)and not( st(l)=,l, or st(2)=l or st(3)=ll, ) then st(O)=l;end if;if (sl=l, or st(l)=,l)and not( st(O)=l or st(2)=ll, or st(3)=l ) then st(l)=l;end if;if (s2=l or st(2)=l)and not( st(O)=l or st(l)=l or st(3)=l, ) then st(2)=l;end

19、if;if (s3=l or st(3)=l)and not( st(O)=l or st(l)=l or st(2)=l ) then st(3)=,l,;end if;void=s0 or si or s2 or s3;end if;end process ql;q2:process(states(0),states(l),states(2),states(3)beginif (st=OOOO) then states=0000;elsif (st=0001) then states=0001;elsif(51=0010) then states=0010;elsif (st=,0100H

20、) then states=0011;elsif (st=1000) then states=0100n;end if;end process q2;q3:process(clk,rst,s,stop,ta)beginif rst=O or stop=lthen ta=,0000n;elsif clkevent and clk=l, then co=0;if s=,l, thenifta=,OOOON then ta=1001;co=,l;else ta=ta-l;end if;end if;end if;end process q3;q4:process(co,rst,s,stop,tb)b

21、eginif rst=O, or stop=lthen tb=,1001n;elsif coevent and co=l thenif s=l theniftb=,OOOON then tb=,lOOOH;else tb=tb-l;end if;end if;end if;end process q4;q5:process(ta,tb)beginifta=OOOO and tb=,0000,then warn=,l,;else warn -1刖B人类社会进入到高度发达的信息化社会，信息社会的发展离不开电子产品 的进步。现代电子产品在性能提高、复杂度增大的同时，价格却一直呈下降趋 势，而且产品更

22、新换代的步伐也越来越快，实现这种进步的主要原因就是生产 制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到 深亚微米阶段，可以在几平方厘米的芯片上集成数千万个晶体管；后者的核心 就是EDA技术。没有EDA技术的支持，想要完成上述超大规模集成电路的设计 制造是不可想象的,但是面对当今飞速发展的电子产品市场，设计师需要更加实 用、快捷的EDA工具，使用统一的集体化设计，改变传统的设计思路，将精力 集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发 出性能优良、质量一流的电子产品，对EDA技术提出了更高的要求。传统的 EDA设计方法采用自底向上的设计方法，一般先按

23、电子系统的具体功能要求进 行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写 出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最 后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错 误，查找和修改十分不便，所以这是一种费时、费力的设计方法,而现代电子设 计技术(EDA)是自顶向下且先进高效的。在电子产品的设计理念、设计方式、系 统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA技术具有一定的 优势。所以本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA 技术进行设计。智力竞赛是快乐学习这一教育模式的典范，它采用在规定的一段时

24、间内 抢答和必答等方式，在给人们的生活带来乐趣的同时，也使参与者和观众在愉 悦的氛围中学到一些科学知识和生活知识，因此很受大家的喜欢。但是，在这 类比赛中，对于谁先谁后抢答，在何时抢答，如何计算答题时间等等问题，若 是仅凭主持人的主观判断，就很容易出现误判。所以，我们就需要一种具备自 动锁存，置位，清零等功能智能抢答器来解决这些问题。智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中， 它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个 三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号 码。现在大多数智能抢答器都是由单片机或数字集成电路构成的，并

25、且新增了 许多功能，如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能。2方案设计与论证一般来说，设计一台智能抢答器，必须能够准确判断出第一位抢答者，并 且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定 的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终 赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、数显、报警等 功能，具体设计要求如下：（1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用； 为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢 答开始。（2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持

26、人将系 统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并 开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组 别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功 能，使其他抢答按钮不起作用。（3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人 可以按复位键，开始新一轮的抢答。（4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，当主 持人启动开始键后，要求计时器采用倒计时，同时倒计时到0秒时扬声器会发 出声响提示。（5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据 抢答结果由数码管显示选手的组别，并一

27、直保持到主持人将系统清零为止。本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答输 入信号，并能识别最先抢答的信号，抢答器共有三个输出显示，选手代号、计 数器的个位和十位，它们输出全部为BCD码输出，这样便于和显示译码器连 接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对 回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统 还应有复位、倒计时启动功能。依据系统的设计要求可知，系统的输入信号有：四组的抢答按钮A、B、 C、Do系统清零信号QDJB,系统时钟信号CLK,计分复位端JFRST,计时预置 数控制端LDN,计时使能端EN,计时预置数调整按

28、钮TA、TB。系统的输入信 号有：四个组抢答成功与否的指示控制信号输出口 LEDA,LEDB, LEDC, LEDD, 四组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信号若干。本 系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别 显示功能；蜂鸣器提示功能。对于需要显示的信息，需要增加或外接译码器， 进行显示译码。抢答开始时主持人按下抢答复位键（RST）,系统进入抢答状 态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先 将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示， 组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组

29、台号，并一 直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，随后， 计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开 始以计时。计时至。时，停止计时，扬声器发出超时报警信号，以中止未回答 完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。3软件介绍Quartus II 简介Max+plus II作为Altera的上一代PLD设计软件，由于其出色的易用性而得到 了广泛的应用。目前Altera已经停止了对Max+plus II的更新支持。Quartus II是 Altera公司继Max+plus II之后开发的一种针对其公司生产的系列CPLD/PGFA器件 的

30、综合性开发软件，它的版本不断升级，从版到版，这里介绍的是Quartus II 版，该软件有如下几个显著的特点：该软件界面友好，使用便捷，功能强大，是一个完全集成化的可编程逻辑 设计环境，是先进的EDA工具软件。该软件具有开放性、与结构无关、多平 台、完全集成化、丰富的设计库、模块化工具等特点，支持原理图、VHDL、 VerilogHDL以及AHDL (Altera Hardware Description Language)等多种设计输入形 式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD 设计流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以

31、使用Tel脚本完成设计 流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一， 功能集中，易学易用等特点。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、ACEX 1K系 列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持 MAX7000/MAX3000等乘积项器件。支持MAX IICPLD系列、Cyclone系列、 Cyclone II Stratix II系列、Stratix GX系列等。支持IP核，包含了 LPM/MegaFunction宏功能模块库，用户可以充分利用成熟的模块，简化了设计

32、 的复杂性、加快了设计速度。此外，Quartus II通过和DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上 可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计 于一体，是一种综合性的开发平台。Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一 个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平 台与Cadence、ExemplarLogic MentorGraphics Synopsys和Synplicity等EDA供应 商

33、的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添了FastFit编 译选项，推进了网络编辑性能，而且提升了调试能力。Quartus II数字系统开发流程(1)设计输入：包括原理图输入、HDL文本输入、EDIF网表输入、波形输 入等几种方式。(2)编译：先根据设计要求设定编译方式和编译策略，如器件的选择、逻 辑综合方式的选择等；然后根据设定的参数和策略对设计项目进行网表提取、 逻辑综合、器件适配，并产生报告文件、延时信息文件及编程文件，供分析、 仿真和编程使用。(3)仿真与定时分析：仿真和定时分析均属于设计校验，其作用是测试设 计的逻辑功能和延时特性。仿真包括功能仿真和时序仿真

34、。定时分析器可通过 三种不同的分析模式分别对传播延时、时序逻辑性能和建立/保持时间进行分 析。(4)编程与验证：用得到的编程文件通过编程电缆配置PLD,加入实际激 励，进行在线测试。在设计过程中，如果出现错误，则需重新回到设计输入阶段，改正错误或 调整电路后重新测试。4单元模块电路的设计和实现根据对抢答器的功能要求，把要设计的系统划分为三个功能模块：抢答信 号鉴别模块、计时模块和扬声器控制电路。但是由于实际情况的限制，数码显 示模块和计分模块没有放在总程序中。抢答鉴别模块的设计与实现本模块主要是对参与抢答的四组谁先抢答做出判断，将抢答成功者的组别 号进行显示，同时，与选手对应的LED灯会亮起，

35、蜂鸣器发出2-3秒鸣叫，表 明抢答成功。用A、B、C、D分别代表参赛的四组，Al、Bl、Cl、D1则代表与 之对应的各组的抢答按钮显示端，系统清零信号CLR,组别显示端G3.0o抢答开始后，当有小组按下抢答键，抢答信号判定电路QDJB通过缓冲输 出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将 其他参赛组的锁存器清零，组别显示和计时会保存到主持人对系统进行清零操 作时为止。A、B、C、D四组抢答从理论上来说，应该有16种可能情况，但是 由于时钟信号的频率很高而且是在时钟信号上升沿的状况下才做出的鉴别，所 以在这里四组同时抢答成功的可能性非常小，因此可以只设计四种情况，即 A

36、、B、C、D分别为0001、0010 0100 1000,这样使电路的设计得以简化。 VHDL部分源程序如下：IF (CLR=l) THEN G=0000;LOCK:=1,;A1=1,; Bl=； C1=1; D1=1;ELSIF (LOCK=1)THENIF(A=1AND B=OANDC=OAND D=0)THENAl=0; B1=1; C1=1; D1=1; G=W1;LOCK:=0;ELSIF (A=0AND B=1AND C=0AND D=0)THENA1=1; Bl=0; C1=1; Dl=r； G=W2;LOCK:=0;ELSIF (A=0AND B=0AND C=1AND D=0

37、)THENA1=1; Bl =l; Cl=0; D1=1; G=W3;LOCK:=0;ELSIF (A=0AND B=0AND C=0AND D=H)THENA1=1; Bl =1; C1=1; Dl=0; G蜂鸣器BELL。VHDL 部分源程序如下：IF CLR=l THEN TMPA:=“1001”；TMPB:=“1001”； SWYUZHI=,0000,;GWYUZHI=,0000,;DA=,1001; DB=1001;ELSIF CLKEVENT AND CLK” THENIF LDN=1THENIFTA=l THENGWYUZHI=GWYUZHI+0001 ;BELL=0;IFGWYUZHI=”1010” THENGWYUZHI=0000n;END IF;END IF;IFTB = TTHENSWYUZHI=SWYUZHI+0001,;BELL=,0,;IFSWYUZHWIOIO” THENSWYUZHI=,0000;END IF;