集成电路设计—全加器.docx

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1、集成电路设计实践报告题目:全加器设计院系:自动化与信息工程专业班级学生学号:学生姓名：指导教师姓名：职称:起止时间：2015-1-5 到 2015-01-14成绩:1) 版图I 1I 12).版图DRC检测3) .版图网表* Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00;* TDB File: C:UsersacerDesktoplplp.tdb* Cell: CellO Version 1.18* Extract Definition File: .lpic_techfiles

2、xauteeic_35um.ext* Extract Date and Time: 01/13/2015 - 17:39.probe,options probefilename=C:lp.dat”+ probesdbfile=,C:lphpfl.sdb+ probetopmodule=ModuleO.lib C:UsersASUSDesktop集成电路实ic_techfilescz6h+_v20,libtt * NODE NAME ALIASES* 2= A (70.55,7.9)* 3= S (146.4,-25.15)* 5 = Co (99.25,-30.95)* 6= GND (70.

3、95,-44)* 7= VDD (67.15,3.25)* 18 = B (75,15,11.5)* 19 = Ci (83.2,15.4)Ml S 1 VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* Ml DRAIN GATE SOURCE BULK (144.7 -23.85 145.05 -21.8)M2 Co 4 VDD VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012PD=4.6E-006 AS=1.375E

4、-012 PS=4.7E-006* M2 DRAIN GATE SOURCE BULK (100 -29.6 102.05 -29.25)M3 1 4 13 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.3125E-012PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M3 DRAIN GATE SOURCE BULK (110.3 -11.95 112.35 -11.6)M4 1 Ci 15 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.375E-012PD=4.7E-006 AS=1.3125E-01

5、2 PS=4.6E-006* M4 DRAIN GATE SOURCE BULK (126.2 -18 126.55 -15.95)M5 14 A 13 VDD PENH L=5.74E-007 W=1.25E-006 AD=1.375E-012PD=4.7E-006 AS=1.3125E-012 PS=4.6E-006AD=1.3125E-012AD=1.3125E-012AD=1.3125E-012AD=1.3125E-012AD=1.3125E-012AD=1.3125E-012PD=4.7E-006 AS=1.3125E-012 PS=4.6E-006* M6 DRAIN GATE S

6、OURCE BULK (124.55 -14.15 124.9 -12.1)M7 13 A VDD VDD PENH L=5.74E-007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M7 DRAIN GATE SOURCE BULK (116.05 -5.7 118.1 -5.35)M8 13 Ci VDD VDD PENH L=5.74E-007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M8 DRAIN GATE SOURCE BULK (110.35 -5.7 112.4

7、 -5.35)M9 13 B VDD VDD PENH L=5.74E-007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M9 DRAIN GATE SOURCE BULK (121.2 -5,7 123.25 -5.35)MIO 4 A 16 VDD PENH L=5.74E-007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* MIO DRAIN GATE SOURCE BULK (75 -19 75.35 -16.95)Mil 4 Ci 17 VDD PENH L=5.74E-

8、007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* Mil DRAIN GATE SOURCE BULK (81.75 -10.7 82.1 -8.65)M12 16 B 17 VDD PENH L=5.74E-007 W=1.25E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M13 DRAIN GATE SOURCE BULK (71.75 -9.05 73.8 -8.7)M14 17 B VDD VDD PENH L=5

9、.74E-007 W=1.25E-006 AD=1.3125E-012PD=4.6E-006 AS=1.375E-012 PS=4.7E-006* M14 DRAIN GATE SOURCE BULK (76.4 -9,05 78.45 -8.7)M15 S 1 GND GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M15 DRAIN GATE SOURCE BULK (144.7 -28.35 145.05 -25.9)M16 Co 4 GND GND NENH L=3.5

10、E-007 W=2.45E-006 AD=3.92E-012PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M16 DRAIN GATE SOURCE BULK (95.5 -29.6 97.95 -29.25)M17 10 A 9 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M17 DRAIN GATE SOURCE BULK (132.5 -35.55 132.85 -33.1)M18 9 B GND GND NENH L=3.5E-007

11、 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M18 DRAIN GATE SOURCE BULK (130.9 -40.25 131.25 -37.8)M19 1 Ci 10 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M20 DRAIN GATE SOURCE BULK (110 -30.3 112.45 -29.9

12、5)M21 GND Ci 8 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M21 DRAIN GATE SOURCE BULK (123.05 -30.3 125.5 -29.95)M22 GND B 8 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012PD=8.1E-006 AS=4.165E-012 PS=8.3E-006* M22 DRAIN GATE SOURCE BULK (116.05 -30.3 118.5 -29.95

13、)M23 8 4 1 GND NENH L=3.5E-007 W=2.45E-006 AD=3.92E-012 PD=8.1E-006AS=4.165E-012 PS=8.3E-006* M23 DRAIN GATE SOURCE BULK (110 -25.8 112.45 -25.45)M24 GND B 11 GND NENH L=4.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.675E-012 PS=7.9E-006* M24 DRAIN GATE SOURCE BULK (87.15 -32.4 87.6 -29.95)M25 1

14、1 A 4 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M25 DRAIN GATE SOURCE BULK (85.65 -28.7 86 -26.25)M26 GND B 12 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M27 DRAIN GATE SOURCE BULK (7

15、4.75 -26.55 77.2 -26.2)M28 GND A 12 GND NENH L=3.5E-007 W=2.45E-006 AD=4.165E-012PD=8.3E-006 AS=3.92E-012 PS=8.1E-006* M28 DRAIN GATE SOURCE BULK (74.75 -31.45 77.2 -31.1)* Total Nodes: 19* Total 日ements: 28* Total Number of Shorted 日ements not written to the SPICE file: 0* Extract Elapsed Time: 0 s

16、econdsv29 Vdd Gnd 5.0v30 Ci Gnd pulse(0.0 5.0 40n In In 50n lOOn)v31 B Gnd pulse(0.0 5.0 lOOn In In lOOn 200n)v32 A Gnd pulse(0.0 5,0 220n In In 200n 400n),model PENH PMOS,model NENH NMOS* End of main circuit: ModuleO,tran/op lOn 800n method = bdf,print tran v(A) v(B) v(Ci) v(Co) v(S).end4).TSpice进行

17、仿真5).LVS检测五.电路制造的工艺流程图1),基本单元PMOS2).基本单元NMOS-课设基本任务：全加器设计1）依据全加器的真值表，给出全加器的电路图完成全加器由电路图 到晶体管级的转化（需提出至少2种方案）；2）绘制原理图（Sedit），完成电路特性模拟（Tspice,瞬态特性），给 出电路最大延时时间；3）遵循设计规则完成全加器晶体管级电路图的版图，流程如下： 版图布局规划-基本单元绘制-功能块的绘制-布线规划-总体版 图）；4）版图检查与验证（DRC检查）；5）针对自己画的版图，给出实现该全加器的工艺流程图。二、电路设计方案原理:三个输入位：数据位A和B,低位进位输入Ci二个输出位

18、：全加和S,进位输出Co真值表ABCiSC o0000000110010100110110010101014).最终版图六.总结通过这次课程设计，让我学习了好多东西，从刚刚开始 的电路图设计到最后的LVS检测，一步一个脚印走了过来， 在画电路图和版图中出了很多问题。刚开始画电路图时，选 择的是密勒加法器，画了很多遍，可是生成的网表始终无法 做出正确的波形图，最后还是失败告终。之后选择了互补静 态CMOS实现的全加器。在绘制版图的过程中，布局布线是一个全局问题。在画 较大的电路时候是很重要的。首先确定各模块的位置，在确 定位置的时候需要考虑的问题主要有：各输入输出之间的连 线最短，最方便,各模块

19、接出去连Vdd、GND的各端口方便； 金属线距离尽量短但要服从规则；输入输出之间相隔比较远 等。这些问题需要在着手画各模块之前先有个安排。在画好 各模块后摆放时会做调整，但大局不变。可是最后被一个小 小的过孔难了整整一晚上。不过最后还是成功了，成功的生 成了网表，做出了波形图。通过这次课设我收获颇为丰富，其间的错误和失败使我 越挫越勇，更加激起了我的斗志。虽然在结尾处LVS检测有 点小小的遗憾，但是使我对这门课以及所用到的软件有了更 深的认识。特此感谢在这次课设中给予我帮助的老师和同 学。七.设计成果汇总设计结构层次 备注化电路单晶体管元类型数目全加器28个版图尺版图尺 寸（不含寸（含 PAD

20、）PAD）83*54u88*58*umm1111根据一位全加器的输入输出关系得Co = ABACi+BCiS = ABCiS =Co(A + B + C7) + ABQ得电路图：全加罟方案一：传输门一位全加器P= ABP= AB优点：晶体管使用数目少缺点：电路功耗大方案二：互补静态CMOS实现的全加器DO优点：静态功耗小缺点：晶体管数目多，占硅片面积大，延迟时间高三电路特性仿真及分析1) .电路图2) .电路图网表* SPICE netlist written by S-Edit Win32 7.03* Written on Jan 10, 2015 at 22:57:48* Waveform

21、 probing commands.probe,options probefilename=Modulel.dat+ probesdbfile=C:UsersASUSDesktop 集 成 电 路 实 践tannerS-EditMYB3110433031.sdb + probetopmodule=ModuleO.lib C:UsersASUSDesktop集成电路实践ic_techfilescz6h+_v20.lib” tt* Main circuit: ModuleOMl Co N2 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24

22、uM2 Co N2 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM3 N2 A N12 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66P PS=24uM4 N6 B Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM5 N5 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM6 N2 A N16 Gnd NENH L=0.35u W=0.7u AD=66p PD=

23、24u AS=66p PS=24uM7 N5 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM8 N16 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM9 N2 Ci N5 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uMIO N2 Ci N6 Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uMil N12 B N6 Vdd PENH L=0.35u

24、 W=1.4u AD=66p PD=24u AS=66p PS=24uM12 N6 A Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM13 N19 N2 N1 N1 NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM14 N1 A Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM15 N1 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM16 N1 Ci

25、 Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM17 N19 Ci N10 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM18 N10 A N22 Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM19 N22 B Gnd Gnd NENH L=0.35u W=0.7u AD=66p PD=24u AS=66p PS=24uM20 SUM N19 Gnd Gnd NENH L=0.35u W=0.7u AD=66p P

26、D=24u AS=66pPS=24uM21 N9 Ci Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM22 N9 A Vdd N4 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM23 N9 B Vdd N7 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM24 N19 N2 N9 Vdd PENH L=0.35u W=1.4u AD=66P PD=24u AS=66p PS=24uM25 N13 B Nil N14 PENH L=0

27、.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM26 N19 Ci N13 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM27 Nil A N9 N14 PENH L=0.35u W=1.4u AD=66p PD=24u AS=66p PS=24uM28 SUM N19 Vdd Vdd PENH L=0.35u W=1.4u AD=66p PD=24u AS=66pPS=24uv29 Vdd Gnd 5.0v30 A Gnd pulse(0.0 5. 220n In In 200n 400n)v31 B Gnd pulse(0.0 5.0 lOOn In In lOOn 200n)v32 Ci Gnd pulse(0.0 5.0 40n In In 50n lOOn),model PENH PMOS,model NENH NMOS* End of main circuit: ModuleOVIN IN GND PULSE (0 3.3 0 lOn 50n lOOn).tran/op lOn 600n method = bdf,print tran v(A) v(B) v(Ci) v(SUM) v(Co).end3).TSpice进行仿真四.版图的布局规划及基本单元的设计